JPWO2013061800A1 - インバータ装置 - Google Patents

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Abstract

インバータ装置を備えたスイッチング電源装置（１）は、磁気的に結合された一次巻線（ｎ１）及び二次巻線（ｎ２）を有したトランス（Ｔ）を備える。一次側では、キャパシタ（Ｃ１）及びスイッチング素子（Ｑ１１）が一次巻線（ｎ１）に直列接続され、スイッチング素子（Ｑ１２）が、スイッチング素子（Ｑ１１）に直列接続され、かつ、一次巻線（ｎ１）及びキャパシタ（Ｃ１）に並列接続される。二次側では、ＦＥＴ（２１，２２）からなる双方向スイッチング素子（Ｑ２）が、二次巻線（ｎ２）に直列接続される。制御回路（１０）は、スイッチング素子（Ｑ１１）及びスイッチング素子（Ｑ１２）を交互にオンすると共に、スイッチング素子（Ｑ１１）又はスイッチング素子（Ｑ１２）のオフ期間に、双方向スイッチング素子（Ｑ２）をオンにする。これにより、トランスの一つの二次巻線を用いて交流出力電圧を出力することができるインバータ装置を提供する。

Description

本発明は、直流電圧を交流電圧に変換するインバータ装置に関する。
特許文献１には、二つの電力変換回路を備えた交流電源装置が開示されている。特許文献１に記載の交流電源装置は、二つの電力変換回路をそれぞれ交互に駆動して正弦波の半波電圧を作り、一方を正電圧出力、他方を負電圧出力として交流電圧を出力している。換言すれば、特許文献１に記載の交流電源装置は、二つの電力変換回路を用いて、出力する交流電圧の正の半周期と負の半周期とを生成している。
特開昭６１−２５１４８０号公報
しかしながら、特許文献１に記載の構成では、交流電圧を出力するのにトランスを二つ必要とする、装置内の部品点数が増加する、また、装置のサイズが大きくなるといった問題がある。また、特許文献１に記載の回路（特許文献１の図１参照）では、例えば、負極分の電圧が出力されている場合、出力側から正極分を生成する電力変換回路側に電流が逆流するため、正常な交流出力電圧が得られない。
そこで、本発明の目的は、トランスの一つの二次巻線を用いて交流出力電圧を出力することができるインバータ装置を提供することにある。
本発明に係るインバータ装置は、入力された直流電圧を交流電圧に変換して出力するインバータ装置において、磁気的に結合された一次巻線および二次巻線を有したトランスと、前記一次巻線に直列接続されたキャパシタと、前記一次巻線に直列接続された第１スイッチング素子と、該第１スイッチング素子に直列接続され、直列接続された前記一次巻線および前記キャパシタに並列接続された第２スイッチング素子と、前記二次巻線に直列接続され、前記二次巻線に対して双方向に導通するスイッチング回路と、前記第１スイッチング素子、前記第２スイッチング素子および前記スイッチング回路をそれぞれオンオフする制御手段と、を備え、前記制御手段は、前記第１スイッチング素子および前記第２スイッチング素子を交互にオンすると共に、前記第１スイッチング素子または前記第２スイッチング素子のオフ期間に、前記スイッチング回路をオンにする、ことを特徴とする。
この構成では、双方向に導通するスイッチング回路によって、トランスの二次巻線に流れる電流を双方向に流すことができ、一つの二次巻線で交流電圧を得ることができる。例えば、第２スイッチング素子のオン時にスイッチング回路をオンにすることで、交流電圧の正電圧を生成できる。また、第１スイッチング素子のオン時にスイッチング回路をオンにすることで、交流電圧の負電圧を生成できる。
本発明に係るインバータ装置において、前記制御手段は、前記第１スイッチング素子および前記第２スイッチング素子それぞれを、デッドタイムを挟んでほぼ５０％のデューティ比でオンオフする構成でもよい。
この構成では、一次側のスイッチング素子の制御が簡単となり、回路の簡素化および低コスト化を実現できる。
本発明に係るインバータ装置において、前記制御手段は、前記キャパシタおよび前記トランスの漏れインダクタンスにより生じる共振の半周期以上の固定時間を、前記第１スイッチング素子または前記第２スイッチング素子のオン期間とし、オン期間を固定した前記第１スイッチング素子または前記第２スイッチング素子のオン時に前記スイッチング回路をオンにする構成でもよい。
この構成では、二次側に流れる電流はゼロ電流スイッチング（ＺＣＳ）ターンオンおよびターンオフとなり、スイッチング回路のスイッチング損失を低減できる。
本発明に係るインバータ装置において、前記スイッチング回路は、ボディーダイオードを有するＦＥＴを二つ含み、前記ボディーダイオードの向きが反対方向となるように前記ＦＥＴが直列接続されている構成でもよい。
この構成では、一方のＦＥＴをオンにすれば他方のＦＥＴのボディーダイオードによって、逆電流を阻止することができる。このため、通常のＭＯＳ−ＦＥＴを用いることができる。
本発明に係るインバータ装置において、前記制御手段は、前記二次巻線に誘起された電圧により流れる電流の向きに応じて、二つの前記ＦＥＴの一方をオンにする構成が好ましい。
この構成では、一方のＦＥＴをオンにすれば他方のＦＥＴのボディーダイオードによって、逆電流を阻止することができるため、二次側から一次側へのエネルギーの回生を阻止できる。
本発明に係るインバータ装置において、前記スイッチング回路は、一方向に導通可能なスイッチング素子を二つ有し、導通方向が反対方向となるように前記スイッチング素子が並列接続されている構成でもよい。
この構成では、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いることができる。
本発明に係るインバータ装置において、前記制御手段は、前記第１スイッチング素子、前記第２スイッチング素子および前記スイッチング回路の少なくとも一つをＰＷＭ制御して正弦波電圧を出力する構成が好ましい。
この構成では、ＰＷＭ制御を行うことで、効率よく正弦波電圧を生成できる。
本発明によれば、双方向に導通するスイッチング回路を設けることとで、トランスの二次巻線を一つとしても、直流電圧から交流電圧を得ることができる。
実施形態１に係るスイッチング電源装置の等価回路を示す図。 スイッチング素子のオンオフのタイミングと、出力端子から出力される交流電圧Ｖoutとの関係を示す図。 交流電圧の正電圧出力時の各スイッチング素子における電流波形を示す図。 交流電圧の負電圧出力時の各スイッチング素子における電流波形を示す図。 実施形態２におけるスイッチング素子のオンオフのタイミングと、出力端子から出力される交流電圧Ｖoutとの関係を示す図。 交流電圧の正電圧出力時の各スイッチング素子における電流波形を示す図。 実施形態３におけるスイッチング素子のオンオフのタイミングと、出力端子から出力される交流電圧Ｖoutとの関係を示す図。 交流電圧の正電圧出力時の各スイッチング素子および双方向スイッチング素子のＦＥＴにおける電流波形を示す図。 一次側の回路構成の変形例を示す図。 一次側の回路構成の変形例を示す図。 スイッチング電源装置における双方向スイッチング素子の構成が異なる回路を示す図。
（実施形態１）
以下、本発明に係るインバータ装置を備えたスイッチング電源装置について説明する。図１は、実施形態１に係るスイッチング電源装置の等価回路を示す図である。本実施形態に係るスイッチング電源装置１は、一つの一次巻線と、一つの二次巻線とを有するトランスＴを備え、入力された直流電圧を交流電圧に変換して出力する。
スイッチング電源装置１は、一次巻線ｎ１および二次巻線ｎ２が磁気的に結合されたトランスＴを備えている。図中のＬlｅａｋは、トランスＴの一次側の漏れインダクタンスであり、Ｌｍは励磁インダクタンスである。図１では、漏れインダクタンスＬlｅａｋが一次側に形成された等価回路を示しているが、漏れインダクタンスＬ lｅａｋは二次側に形成されていてもよい。
スイッチング電源装置１は、入力電源Ｖinから直流電圧が入力される一組の入力端子Ｐｉ（＋），Ｐｉ（−）を一次側に備え、交流電圧Ｖoutが出力される一組の出力端子Ｐｏ（＋），Ｐｏ（−）を二次側に備えている。入力端子Ｐｉ（＋）は高電位側、入力端子Ｐｉ（−）は低電位側である。また、出力端子Ｐｏ（＋）、出力端子Ｐｏ（−）は、交流電圧Ｖoutの正電圧および負電圧を出力する。
スイッチング電源装置１は、直列接続された第１のスイッチング素子Ｑ１１および第２のスイッチング素子Ｑ１２を一次側に有し、二次側に双方向スイッチング素子（スイッチング回路）Ｑ２を有している。スイッチング素子Ｑ１１，Ｑ１２はそれぞれ、ボディーダイオード（寄生ダイオード）を有するｎ型ＭＯＳ−ＦＥＴである。双方向スイッチング素子Ｑ２は、ボディーダイオードを有する二つのｎ型ＭＯＳ−ＦＥＴ２１，２２からなり、ボディーダイオードの順方向が互いに反対方向となるように、ＦＥＴ２１のソースとＦＥＴ２２のソースとが接続されて構成されている。スイッチング素子Ｑ１１，Ｑ１２および双方向スイッチング素子Ｑ２（具体的にはＦＥＴ２１，２２のゲート）は、制御回路１０に接続されている。
制御回路１０は、各スイッチング素子にパルス状の駆動電圧を印加してスイッチング制御を行う。なお、一次側のスイッチング素子Ｑ１１，Ｑ１２と、二次側の双方向スイッチング素子Ｑ２とを同じ制御回路１０でスイッチング制御する構成としているが、異なる制御回路で各スイッチング素子を制御するようにしてもよい。
スイッチング素子Ｑ１２は、そのドレインを入力端子Ｐｉ（＋）に接続している。また、スイッチング素子Ｑ１１は、そのソースを入力端子Ｐｉ（−）に接続し、ドレインをスイッチング素子Ｑ１２のソースに接続している。
また、入力端子Ｐｉ（＋）には、キャパシタＣ１の一端が接続されている。このキャパシタＣ１は、他端がトランスＴの一次巻線ｎ１に接続されていて、さらに、一次巻線ｎ１を介してスイッチング素子Ｑ１１のソース（またはスイッチング素子Ｑ１２のドレイン）に接続されている。キャパシタＣ１は、上述したトランスＴの漏れインダクタンスＬlｅａｋと直列共振回路を構成する。
トランスＴの二次巻線ｎ２は、一端が双方向スイッチング素子Ｑ２を介して出力端子Ｐｏ（＋）に接続され、他端が出力端子Ｐｏ（−）に接続されている。より詳しくは、二次巻線ｎ２には、双方向スイッチング素子Ｑ２を構成するＦＥＴ２１のドレインが接続され、ＦＥＴ２２のドレインが出力端子Ｐｏ（−）に接続されている。
出力端子Ｐｏ（＋），Ｐｏ（−）にはキャパシタＣ２が接続されている。トランスＴの二次巻線ｎ２に誘起されるパルス電圧は、双方向スイッチング素子Ｑ２を介して出力端子側に伝達される。キャパシタＣ２はこのパルス電圧を平滑する。
この構成のスイッチング電源装置１は、制御回路１０により一次側のスイッチング素子Ｑ１１，Ｑ１２を交互にオンオフし、そのタイミングに応じて双方向スイッチング素子Ｑ２をスイッチング制御することで、出力端子Ｐｏ（＋），Ｐｏ（−）から交流電圧Ｖoutを出力する。
図２は、スイッチング素子Ｑ１１，Ｑ１２，Ｑ２のオンオフのタイミングと、出力端子Ｐｏ（＋），Ｐｏ（−）から出力される交流電圧Ｖoutとの関係を示す図である。以下では、双方向スイッチング素子Ｑ２がオンとはＦＥＴ２１，２２の両方がオン、双方向スイッチング素子Ｑ２がオフとはＦＥＴ２１，２２の両方がオフであることをいう。
制御回路１０は、僅かなデッドタイムを挟んだほぼ５０％の固定デューティ比で、スイッチング素子Ｑ１１，Ｑ１２それぞれを交互にオンする。詳しくは、固定周期Ｔとすると、制御回路１０は、Ｔ／２の間スイッチング素子Ｑ１１をオンにし、スイッチング素子Ｑ１２をオフにする。制御回路１０は、スイッチング素子Ｑ１２のボディーダイオードが導通している期間にスイッチング素子Ｑ１１をターンオンしてスイッチング素子Ｑ１１のゼロ電圧スイッチング動作を行う。次に、制御回路１０は、スイッチング素子Ｑ１１をＴ／２の間オフにし、スイッチング素子Ｑ１２をオンにする。制御回路１０は、スイッチング素子Ｑ１１のボディーダイオードが導通している期間にスイッチング素子Ｑ１２をターンオンしてスイッチング素子Ｑ１２のゼロ電圧スイッチング動作を行う。
そして、交流電圧Ｖoutの正電圧の出力期間では、制御回路１０は、スイッチング素子Ｑ１２のオン期間に双方向スイッチング素子Ｑ２をオンにする。また、交流電圧Ｖoutの負電圧の出力期間では、制御回路１０は、スイッチング素子Ｑ１１のオン期間に双方向スイッチング素子Ｑ２をオンにする。つまり制御回路１０は、スイッチング素子Ｑ１１とスイッチング素子Ｑ１２とのいずれのオフ期間に双方向スイッチング素子Ｑ２をオンするかを選択することによって、交流電圧Ｖoutに正電圧を出力するか、負電圧を出力するかを制御することができる。
双方向スイッチング素子Ｑ２をオンにする際、制御回路１０は、双方向スイッチング素子Ｑ２のオン期間（駆動電圧のパルス幅）をＰＷＭ制御して、正弦波状の電圧が生成されるようにする。双方向スイッチング素子Ｑ２のオン期間が短い場合、出力電圧は低くなり、双方向スイッチング素子Ｑ２のオン期間が長い場合、出力電圧は高くなる。これにより、出力端子Ｐｏ（＋），Ｐｏ（−）から交流電圧Ｖoutが出力される。
このように、スイッチング素子Ｑ１１，Ｑ１２のＺＶＳ動作によりスイッチング損失が低減され、損失低減による高効率化、小型化が実現できる。また、ＺＶＳ動作によりスイッチング素子Ｑ１１，Ｑ１２に印加される電圧は入力電源Ｖinの電圧とほぼ等しくなる。このため、低耐圧のＦＥＴ、すなわち、低オン抵抗のＦＥＴを使用することができ、小型、高効率が実現できる。
以下に、図２のようにオンオフされる各スイッチング素子Ｑ１１，Ｑ１２，Ｑ２に流れる電流についてさらに詳述する。
図３は、交流電圧の正電圧出力時の各スイッチング素子Ｑ１１，Ｑ１２，Ｑ２における電流波形を示す図である。図３において、Ｉｄ１はスイッチングＱ１１の電流波形、Ｉｄ２はスイッチングＱ１２の電流波形、Ｉｎ２は二次巻線ｎ２および双方向スイッチング素子Ｑ２に流れる電流波形である。
スイッチング素子Ｑ１１がオン、スイッチング素子Ｑ１２および双方向スイッチング素子Ｑ２がオフの場合、一次側では、入力電源ＶinからキャパシタＣ１、漏れインダクタンスＬlｅａｋ、励磁インダクタンスＬｍ、およびスイッチング素子Ｑ１１のループで電流が流れる。二次側では、双方向スイッチング素子Ｑ２がオフのため電流は流れない。
なお、このとき一次側では、キャパシタＣ１、漏れインダクタンスＬlｅａｋおよび励磁インダクタンスＬｍからなる直列共振回路により共振が生じるが、スイッチング素子Ｑ１１，Ｑ１２のスイッチング周波数に対してこの直列共振回路の共振周波数が十分に小さいため、スイッチング素子Ｑ１１の電流Ｉd１はほぼ直線的に変化する。
スイッチング素子Ｑ１１がオフ、スイッチング素子Ｑ１２および双方向スイッチング素子Ｑ２がオンすると、キャパシタＣ１および漏れインダクタンスＬlｅａｋにより共振が生じる。この時流れる共振電流はトランスＴを介して一次側から二次側に伝達される。このため、二次側の電流Ｉｎ２は、キャパシタＣ１および漏れインダクタンスＬlｅａｋにより生じる共振電流と相似な曲線波形となる。また、双方向スイッチング素子Ｑ２のオフ時に、二次側の電流Ｉｎ２は０となり、キャパシタＣ１および漏れインダクタンスＬlｅａｋによる共振は終了する。双方向スイッチング素子Ｑ２のオフ後は、キャパシタＣ１、漏れインダクタンスＬlｅａｋおよび励磁インダクタンスＬｍからなる共振回路となりスイッチング素子Ｑ１２の電流はほぼ直線的に変化する。
なお、双方向スイッチング素子Ｑ２のオフ期間、キャパシタＣ１、漏れインダクタンスＬlｅａｋおよび励磁インダクタンスＬｍからなる直列共振回路により共振が生じるが、スイッチング素子Ｑ１１，Ｑ１２のスイッチング周波数に対してこの直列共振回路の共振周波数が十分に小さい。従って、双方向スイッチング素子Ｑ２のオフ期間では、スイッチング素子Ｑ１２の電流Ｉｄ２はほぼ直線的に変化する。
このように、双方向スイッチング素子Ｑ２がオンされ、二次側に電流が流れるとき、双方向スイッチング素子Ｑ２に流れる電流Ｉｎ２は、キャパシタＣ１と漏れインダクタンスＬ lｅａｋを共振要素とした共振電流の波形となる。このため、双方向スイッチング素子Ｑ２に流れる電流Ｉｎ２は「０」から共振が始まる波形となる。この動作により、ターンオン時のスイッチング損失が少ないという効果が得られる。
図４は、交流電圧の負電圧出力時の各スイッチング素子Ｑ１１，Ｑ１２，Ｑ２における電流波形を示す図である。
スイッチング素子Ｑ１１および双方向スイッチング素子Ｑ２がオフ、スイッチング素子Ｑ１２がオンの場合、キャパシタＣ１、漏れインダクタンスＬlｅａｋ、一次巻線ｎ１およびスイッチング素子Ｑ１２のループで電流が流れる。このとき、双方向スイッチング素子Ｑ２がオフのため、キャパシタＣ１に蓄えられた静電エネルギーによる電圧が一次巻線ｎ１に印加され、励磁電流が流れる。従って、励磁電流が流れるスイッチング素子Ｑ１１の電流Ｉｄ１は、ほぼ直線的に増加する波形となる。
スイッチング素子Ｑ１１および双方向スイッチング素子Ｑ２がオン、スイッチング素子Ｑ１２がオフの場合、一次側では、入力電源ＶinからキャパシタＣ１、漏れインダクタンスＬlｅａｋ、一次巻線ｎ１およびスイッチング素子Ｑ１１のルートで電流が流れる。このとき、キャパシタＣ１および漏れインダクタンスＬlｅａｋによる共振電流が流れるため、スイッチング素子Ｑ１１の電流Ｉｄ１は共振電流の波形となる。
一次側のキャパシタＣ１および漏れインダクタンスＬlｅａｋによる共振電流トランスＴを介して一次側から二次側に伝達される。このため、電流Ｉｎ２は、キャパシタＣ１および漏れインダクタンスＬlｅａｋにより生じる共振電流と相似な曲線波形となる。また、双方向スイッチング素子Ｑ２のオフ時に、二次側の電流Ｉｎ２は０となり、キャパシタＣ１および漏れインダクタンスＬlｅａｋによる共振は終了する。双方向スイッチング素子Ｑ２のオフ後は、キャパシタＣ１、漏れインダクタンスＬ lｅａｋおよび励磁インダクタンスＬｍからなる共振回路となりスイッチング素子Ｑ１２の電流はほぼ直線的に変化する。
なお、双方向スイッチング素子Ｑ２がオフの場合、キャパシタＣ１、漏れインダクタンスＬlｅａｋおよび励磁インダクタンスＬｍからなる直列共振回路により共振が生じるが、スイッチング素子Ｑ１１，Ｑ１２のスイッチング周波数に対してこの直列共振回路の共振周波数が十分に小さいため、スイッチング素子Ｑ１２の電流Ｉｄ２はほぼ直線的に変化する。
このように、双方向スイッチング素子Ｑ２がオンされ、二次側に電流が流れるとき、双方向スイッチング素子Ｑ２に流れる電流Ｉｎ２は、キャパシタＣ１と漏れインダクタンスＬ lｅａｋを共振要素とした共振電流の波形となる。このため、双方向スイッチング要素Ｑ１に流れる電流Ｉｎ２は「０」から共振が始まる波形となる。
以上のように、本実施形態に係るスイッチング電源装置１は、二次側に双方向スイッチング素子Ｑ２を使用しているため、従来回路との対比において、二次巻線の数を減らすことができる。また、双方向スイッチング素子Ｑ２のＦＥＴ２１，２２を同時にオンすることで、ＦＥＴ２１，２２の一方をオンにして、他方のボディーダイオードに電流を流す場合と比較して、ダイオードの順方向電圧による導通損失がなくなり、高効率を実現できる。
また交流電圧Ｖoutから正弦波電圧が出力される場合であって、キャパシタＣ２から負荷側に取り出されるエネルギーが小さいような軽負荷のとき、交流電圧のゼロクロス近傍で電圧がゼロまで低下しないことにより波形に歪みが生じるおそれがある。しかし本実施形態に係るスイッチング電源装置１は、双方向スイッチング素子Ｑ２のオンのタイミングによって、正負どちらの電圧であってもキャパシタＣ２に出力することもできる。そのため、交流電圧Ｖoutを目的とする電圧値に制御することができ、波形の歪みを抑制することができる。
（実施形態２）
以下に、本発明の実施形態２について説明する。本実施形態に係るスイッチング電源装置の回路構成は、実施形態１と同じであるため説明は省略する。本実施形態では、各スイッチング素子Ｑ１１，Ｑ１２，Ｑ２のスイッチング制御が実施形態１と相違する。以下、その相違点について説明する。
図５は、実施形態２に係るスイッチング素子Ｑ１１，Ｑ１２，Ｑ２のオンオフのタイミングと、出力端子Ｐｏ（＋），Ｐｏ（−）から出力される交流電圧Ｖoutとの関係を示す図である。基本動作として、実施形態１と同様に、スイッチング素子Ｑ１１，Ｑ１２は僅かなデッドタイムを挟んで交互にオンオフされる。そして、スイッチング素子Ｑ１２がオンのときに双方向スイッチング素子Ｑ２がオンされることで、交流電圧の正電圧が出力され、スイッチング素子Ｑ１１がオンのときに双方向スイッチング素子Ｑ２がオンされることで、交流電圧の負電圧が出力される。
また、本実施形態では、交流電圧の正電圧を出力する場合、スイッチング素子Ｑ１２はオン期間がＴonに固定されている。そして、スイッチング素子Ｑ１１のオン期間が調整されて、出力する交流電圧の正電圧が調整される。ここで、スイッチング素子Ｑ１２のオン期間は、双方向スイッチング素子Ｑ２がオンのときに一次側に流れる共振電流の共振周期Ｔの１／２以上、すなわち半周期以上に設定される。共振周期Ｔは、Ｔ＝２π√（Ｃ１×Ｌlｅａｋ）で導出される。双方向スイッチング素子Ｑ２は、オン期間が固定されたスイッチング素子Ｑ１２と同期してオンオフされる。
一方、交流電圧の負電圧を出力する場合、スイッチング素子Ｑ１１はオン期間がＴonに固定されている。そして、スイッチング素子Ｑ１２のオン期間が調整されて、出力する交流電圧の正電圧が調整される。ここで、スイッチング素子Ｑ１１のオン期間は、正電圧の場合と同様に、双方向スイッチング素子Ｑ２がオンのときに一次側に流れる共振電流の共振周期Ｔの１／２以上に設定される。双方向スイッチング素子Ｑ２は、オン期間が固定されたスイッチング素子Ｑ１１と同期してオンオフされる。
図６は、交流電圧の正電圧出力時の各スイッチング素子Ｑ１１，Ｑ１２，Ｑ２における電流波形を示す図である。図６では、スイッチング素子Ｑ１１，Ｑ１２におけるドレイン−ソース間の電圧波形を共に示している。
交流電圧の正電圧出力時において、スイッチング素子Ｑ１１のみがオンのとき、スイッチング素子Ｑ１１の電流Ｉｄ１は、一次巻線ｎ１に流れる電流と同じであり、時間の経過と共に略直線的に増加する波形となる。一方、スイッチング素子Ｑ１２がオンのとき、双方向スイッチング素子Ｑ２もオンであり、スイッチング素子Ｑ１２の電流Ｉｄ２は共振電流の波形となる。また、双方向スイッチング素子Ｑ２は、スイッチング素子Ｑ１２に同期してオンオフされるため、その電流Ｉｎ２は、スイッチング素子Ｑ１２の電流Ｉｄ２と同様、共振電流の波形となる。双方向スイッチング素子Ｑ２のオン時間を共振周期Ｔに合わせて制御することにより、その電流Ｉｎ２が０付近でターンオンすることになる。このことによりスイッチングロスを低減する効果を得ることができる。
なお、交流電圧の負電圧が出力される場合は、図６におけるスイッチング素子Ｑ１１，Ｑ１２を反対にした図と同様であるため、図示およびその説明は省略する。
（実施形態３）
以下に、本発明の実施形態３について説明する。本実施形態に係るスイッチング電源装置の回路構成、およびスイッチング素子Ｑ１１，Ｑ１２のスイッチング制御は、実施形態１，２と同じであるため説明は省略する。本実施形態では、双方向スイッチング素子Ｑ２のスイッチング制御が実施形態１，２と相違する。以下、その相違点について説明する。
図７は、実施形態３に係るスイッチング素子Ｑ１１，Ｑ１２，Ｑ２のオンオフのタイミングと、出力端子Ｐｏ（＋），Ｐｏ（−）から出力される交流電圧Ｖoutとの関係を示す図である。図８は、交流電圧の正電圧出力時の各スイッチング素子Ｑ１１，Ｑ１２および双方向スイッチング素子Ｑ２のＦＥＴ２１における電流波形を示す図である。
実施形態１，２では、双方向スイッチング素子Ｑ２のＦＥＴ２１，２２を同時にオンオフしているのに対し、本実施形態では、交流電圧の正電圧の出力時にＦＥＴ２１をオンにし、負電圧の出力時にＦＥＴ２２をオンにする。ＦＥＴ２１をオンにした場合、ＦＥＴ２２のボディーダイオードによって、出力端子Ｐｏ（＋）から二次巻線ｎ２へ流れる逆流電流が防止される。その結果、図８の破線丸印に示すように、図６に示す波形との対比において、双方向スイッチング素子Ｑ２のＦＥＴ２１流れる電流Ｉｎ２が「負」になることを防止できる。ここでいう「負」とは、ＦＥＴ２１のドレインからソースへ向かう方向を正としたとき、その逆向きの方向を言う。
また、ＦＥＴ２２をオンにした場合、ＦＥＴ２１のボディーダイオードによって、二次巻線ｎ２から出力端子Ｐｏ（＋）へ流れる逆流電流が防止される。その結果、図示しないが、双方向スイッチング素子Ｑ２のＦＥＴ２２に流れる電流Ｉｎ２が、ＦＥＴ２２のドレインからソースへ向かう方向を正としたときに、その逆向きの方向である「負」になることを防止できる。
以上のように、二次側に流れる電流が一次側の共振動作により０になった後も、ダイオードの動作により電流の逆流が生じないため制御が安定する。また、実施形態１では、ＦＥＴ２１，２２を同時オンしているが、本実施形態では、ＦＥＴ２１，２２を交互にオンしているため、ボディーダイオードによって逆電流が防止される。その結果、二次側から一次側へのエネルギーの回生を防止することができる。
なお、スイッチング電源装置１の具体的構成などは適宜設計変更可能であり、上述の実施形態に記載された作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、上述の実施形態に記載されたものに限定されるものではない。
例えば、上述の実施形態では、トランスＴの一次側漏れインダクタンスＬｌｅａｋとキャパシタＣ1を共振素子として使用する場合について説明したが、トランスＴの二次側漏れインダクタンスとキャパシタＣ１を共振素子として使用する場合も同様である。この場合、トランスＴの一次巻線ｎ１および二次巻線ｎ２の巻数比を考慮する必要がある。
上述の実施形態では共振素子としてトランスＴの漏れインダクタンスＬｌｅａｋを使用しているが、新たに別のインダクタンス素子をトランスＴの一次巻線もしくは二次巻線に直列に接続して、その漏れインダクタンスＬｌｅａｋと追加したインダクタンス素子の合成値を共振素子として使用する場合も同様の効果を得ることができる。この場合、部品点数は増加するが、所望の共振回路定数を容易に設計できる
また、キャパシタＣ１は、一次巻線ｎ１および入力端子Ｐｉ（＋）の間に直列接続しているが、一次巻線ｎ１とスイッチング素子Ｑ１，Ｑ２間との間に直列接続された回路構成であってもよい。
さらに、一次巻線ｎ１およびスイッチング素子Ｑ１，Ｑ２の接続構成は、図１に限定されない。図９Ａ及び図９Ｂは一次側の回路構成の変形例を示す図である。図９Ａに示すように、キャパシタＣ１および漏れインダクタンスＬ lｅａｋは、スイッチング素子Ｑ１１側であってもよい。また、図９Ｂに示すように、スイッチング素子Ｑ１１，Ｑ１２の接続位置が、図１の場合と逆であってもよい。
また、例えば、双方向スイッチング素子Ｑ２の構成は上述の実施形態に限定されない。図１０は、スイッチング電源装置１における双方向スイッチング素子Ｑ２の構成が異なる回路を示す図である。漏れインダクタンスＬｌｅａｋは二次側に形成されている。図１０では、双方向スイッチング素子Ｑ２は、ＩＧＢＴ２３，２４をコレクタ−エミッタ方向を互いに逆に並列接続して構成している。この場合、実施形態３と同様に、二次側から一次側へのエネルギーの回生を防止することができる。また、実施形態１ではＦＥＴ２１，２２が直列接続されているのに対し、図１０では、ＩＧＢＴ２３，２４が並列接続されているため、双方向スイッチング素子Ｑ２における電圧の損失を低減できる。
１−スイッチング電源装置
１０−スイッチングＩＣ（制御手段）
Ｃ１−キャパシタ
Ｐｉ−入力端子
Ｐｏ（＋）−出力端子（第１出力端子）
Ｐｏ（−）−出力端子（第２出力端子）
ｎ１−一次巻線
ｎ２−二次巻線
Ｌ lｅａｋ−漏れインダクタンス
Ｔ−トランス
Ｑ１１−スイッチング素子（第１スイッチング素子）
Ｑ１２−スイッチング素子（第２スイッチング素子）
Ｑ２−双方向スイッチング素子（スイッチング回路）
２１，２２−ＦＥＴ
Ｖin−入力電源
図３は、交流電圧の正電圧出力時の各スイッチング素子Ｑ１１，Ｑ１２，Ｑ２における電流波形を示す図である。図３において、Ｉｄ１はスイッチング素子Ｑ１１の電流波形、Ｉｄ２はスイッチング素子Ｑ１２の電流波形、Ｉｎ２は二次巻線ｎ２および双方向スイッチング素子Ｑ２に流れる電流波形である。
このように、双方向スイッチング素子Ｑ２がオンされ、二次側に電流が流れるとき、双方向スイッチング素子Ｑ２に流れる電流Ｉｎ２は、キャパシタＣ１と漏れインダクタンスＬ lｅａｋを共振要素とした共振電流の波形となる。このため、双方向スイッチング素子Ｑ２に流れる電流Ｉｎ２は「０」から共振が始まる波形となる。

Claims (7)

  1. 入力された直流電圧を交流電圧に変換して出力するインバータ装置において、
    磁気的に結合された一次巻線および二次巻線を有したトランスと、
    前記一次巻線に直列接続されたキャパシタと、
    前記一次巻線に直列接続された第１スイッチング素子と、
    該第１スイッチング素子に直列接続され、直列接続された前記一次巻線および前記キャパシタに並列接続された第２スイッチング素子と、
    前記二次巻線に直列接続され、前記二次巻線に対して双方向に導通するスイッチング回路と、
    前記第１スイッチング素子、前記第２スイッチング素子および前記スイッチング回路をそれぞれオンオフする制御手段と、
    を備え、
    前記制御手段は、
    前記第１スイッチング素子および前記第２スイッチング素子を交互にオンすると共に、前記第１スイッチング素子または前記第２スイッチング素子のオフ期間に、前記スイッチング回路をオンにする、
    インバータ装置。
  2. 前記制御手段は、
    前記第１スイッチング素子および前記第２スイッチング素子それぞれを、デッドタイムを挟んでほぼ５０％のデューティ比でオンオフする、
    請求項１に記載のインバータ装置。
  3. 前記制御手段は、
    前記キャパシタおよび前記トランスの漏れインダクタンスにより生じる共振の半周期以上の固定時間を、前記第１スイッチング素子または前記第２スイッチング素子のオン期間とし、オン期間を固定した前記第１スイッチング素子または前記第２スイッチング素子のオン期間に前記スイッチング回路をオンにする
    請求項１に記載のインバータ装置。
  4. 前記スイッチング回路は、
    ボディーダイオードを有するＦＥＴを二つ含み、前記ボディーダイオードの向きが反対方向となるように前記ＦＥＴが直列接続されている、
    請求項１から３の何れか一つに記載のインバータ装置。
  5. 前記制御手段は、
    前記二次巻線に誘起された電圧により流れる電流の向きに応じて、二つの前記ＦＥＴの一方をオンにする、
    請求項４に記載のインバータ装置。
  6. 前記スイッチング回路は、一方向に導通可能なスイッチング素子を二つ有し、導通方向が反対方向となるように前記スイッチング素子が並列接続されている、
    請求項１から３の何れか一つに記載のインバータ装置。
  7. 前記制御手段は、
    前記第１スイッチング素子、前記第２スイッチング素子および前記スイッチング回路の少なくとも一つをＰＷＭ制御して正弦波電圧を出力する、
    請求項１から６の何れか一つに記載のインバータ装置。
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