JP4840617B2

JP4840617B2 - 自己駆動型の同期整流器付きハーフブリッジｌｌｃ共振コンバータ

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Publication number: JP4840617B2
Application number: JP2009009023A
Authority: JP
Inventors: 志良王; 金生余
Original assignee: 洋▲きん▼科技股▲ふん▼有限公司; 志良王
Priority date: 2008-04-01
Filing date: 2009-01-19
Publication date: 2011-12-21
Anticipated expiration: 2029-01-19
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Description

本発明は、自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータに関する。

図1は従来技術における回路図を示す。理想トランスＴ₀は、１次側回路に接続される一つの１次側巻線Ｎ_ｐと、２次側回路に接続される２つの２次側巻線Ｎ_ｓを有する。

１次側回路では、第１スイッチトランジスタＭ₁と、第２スイッチトランジスタＭ_２と、ＬＬＣ共振回路（resonant tank）とを含み、上記のＬＬＣ共振回路は、励磁インダクタＬ_ｍ、共振インダクタＬ_ｒ、共振コンデンサＣ_ｒを含む。Ｍ₁とＭ_２は、ハーフブリッジの構成で入力電圧源Ｖ_inと１次側接地端子との間に接続され、ＬＬＣ共振回路が挿入される接合を第１ノード（node）Ｐとし、また、ＬＬＣ共振回路が第１ノードＰと１次側接地端子との間に接続される。

実際のトランスＴ₁が、Ｎ_ｐと２つのＮ_ｓを有する理想トランスＴ₀、Ｌ_ｍと漏れインダクタ（leakage inductor）による集積に相当し、Ｌ_ｍがＮ_ｐと並列に、漏れインダクタがＬ_ｍとＮ_ｐによる並列回路と直列に接続されることに注意すべきである。Ｌ_ｍは、２つのＮ_ｓ開路（open-circuited）の場合に１次側（primary side）から測定され、漏れインダクタンスは、２つのＮｓ短絡（short-circuited）の場合に１次側から測定される。Ｔ₁のＮ_ｐと２つのＮ_ｓがサンドイッチ構造（sandwich structure）のように巻き取られると、外部Ｌ_ｒが必要であるが、Ｔ₁のＮ_ｐと２つのＮ_ｓが溝付ボビン（slotted bobbin）に巻き取られると、Ｌ_ｒがＴ₁の漏れインダクタンスにより供給される。この実例では、溝付ボビンを有するトランスが採用される。

２次側回路は、第１整流ダイオードＤ₁、第２整流ダイオードＤ_２及び出力コンデンサＣ_oを含む。Ｄ₁とＤ_２は、センタータップ式共通カソード整流器の構成（center-tapped common-cathode rectifier configuration）で２つのＮ_ｓとＣ_oの間に接続され、この２つのＮ_ｓがセンタータップ式の構成で２次側接地端子に接続され、且つＤ₁とＤ_２が共通カソード整流器の構成で出力電圧Ｖ_oを有する出力電圧端子に接続される。

説明の便宜のため、回路パラメータとして、ｆ_ｓがＭ₁とＭ_２の変換周波数、

がＬ_ｒとＣ_ｒの共振周波数、ｎ＝Ｎ_ｐ／Ｎ_ｓがＴ₀の１次側と２次側に対する巻数比、Ｖ_ｏが出力電圧であり、そして、Ｖ_ｏｒ＝ｎＶ_ｏが反射出力電圧であると定義する。回路変数について、Ｍ₁とＭ_２のゲート-ソース電圧Ｖ_ＧＳ ^Ｍ１（ｔ）とＶ_ＧＳ ^Ｍ２（ｔ）、共振コンデンサ電圧ｖ_Ｃｒ（ｔ）、１次側電圧ｖ_ｐ（ｔ）と２次側電圧ｖ_ｓ（ｔ）の基準極性及び共振インダクタ電流ｉ_Ｌｒ（ｔ）、励磁インダクタ電流ｉ_Ｌｍ（ｔ）、１次側電流ｉ_ｐ（ｔ）と２次側電流ｉ_ｓ（ｔ）の基準方向も図1に示す。

ｆ_ｓ＜ｆ_ｒ、ｆ_ｓ＝ｆ_ｒとｆ_ｓ＞ｆ_ｒの条件に基づいて、Ｖ_ＧＳ ^Ｍ１（ｔ）、Ｖ_ＧＳ ^Ｍ２（ｔ）、ｉ_Ｌｒ（ｔ）、ｉ_Ｌｍ（ｔ）とｉ_ｓ（ｔ）の波形図がそれぞれ図２a、図２bと図２cに示す。図に示すように、前半と後半の波形が対称になるので、前半の等価回路とクリティカル波形のみ図示され、また、対称性を利用して当該後半の等価回路とクリティカル波形が類推される。

まず、以下のように、ｔ＝ｔ_０、ｔ＝ｔ_１、ｔ＝ｔ_ｒ及びｔ＝ｔ_ｓの物理定義を説明する。すなわち、ｔ＝ｔ_０が１つの共振周期の再開時点、ｔ＝ｔ_１がｉ_Ｌｒ（ｔ）のゼロクロス時点、ｔ＝ｔ_ｒがｉ_ｓ（ｔ）の０に低減した時点であり、また、ｔ＝ｔ_ｓがＶ_ＧＳ ^Ｍ１（ｔ）の０への切替えの時点である。

ｆ_ｓ≦ｆ_ｒやｆ_ｓ＞ｆ_ｒに関わらず、ｔ_０≦ｔ≦ｔ_１の区間においては、ｖ_ＧＳ ^Ｍ１（ｔ）＝０、ｖ_ＧＳ ^Ｍ２（ｔ）＝０、ｉ_Ｌｒ（ｔ）＜０且つｉ_Ｌｒ＞ｉ_Ｌｍ（ｔ）のようになる。Ｍ₁とＭ_２ともにオフになり、ｉ_Ｌｒ（ｔ）がＭ₁のボディダイオードを流れ、ｉ_ｐ（ｔ）＝ｉ_Ｌｒ（ｔ）−ｉ_Ｌｍ（ｔ）＞０がＮ_ｐのドット端末（dotted terminal）に流れ、ｉ_ｓ（ｔ）＝ｎｉ_ｐ＞０がＮ_ｓのドット端末から流れ、Ｄ₁がオンに、Ｄ_２がオフになる。Ｌ_ｍがＶ_ｏｒによりクランプされ、Ｌ_ｒとＣ_ｒによる共振に関与しない。ｉ_Ｌｒ（ｔ）とｉ_ｓ（ｔ）がともに準正弦波であり、ｉ_Ｌｍ（ｔ）の上昇傾きがＶ_ｏｒ／Ｌ_ｍである。Ｄ₁は、ｔ＝ｔ_０の時点、ゼロ電流スイッチング（ZCS）でオン状態に切替えられ、また、Ｍ₁は、ｔ_０≦ｔ≦ｔ_１の期間において、ゼロ電圧スイッチング(ZVS)で、詳しくはｔ＝ｔ_１の時点でＺＶＳとＺＣＳでオン状態に切替えられるので、スイッチング損失が低減する。

ｆ_ｓ≦ｆ_ｒの条件（すなわちｔ_ｒ≦ｔ_ｓ）を元に、Ｍ₁がオフの前に、ｉ_ｓ（ｔ）が０まで下がる。ｔ_１≦ｔ≦ｔ_ｓの区間が、２つのサブ区間のｔ_１≦ｔ≦ｔ_ｒとｔ_ｒ≦ｔ≦ｔ_ｓに区画される。ｔ_１≦ｔ≦ｔ_ｒのサブ区間の期間において、ｖ_ＧＳ ^Ｍ１（ｔ）＝Ｖ_ｃｃ、ｖ_ＧＳ ^Ｍ２（ｔ）＝０、ｉ_Ｌｒ（ｔ）＞０且つｉ_Ｌｒ＞ｉ_Ｌｍ（ｔ）になる。Ｍ₁がオンに、Ｍ_２がオフになると、ｉ_Ｌｒ（ｔ）がＭ₁のチャンネルを流れ、ｉ_ｐ（ｔ）＞０がＮ_ｐのドット端末に流れ、ｉ_ｓ（ｔ）＞０がＮ_ｓのドット端末から流れ、Ｄ₁がオンに、Ｄ_２がオフになる。Ｌ_ｍがＶ_ｏｒによりクランプされるので、Ｌ_ｒとＣ_ｒによる共振に関与しなく、ｉ_Ｌｒ（ｔ）とｉ_ｓ（ｔ）とが準正弦波、ｉ_Ｌｍ（ｔ）の上昇傾きがＶ_ｏｒ／Ｌ_ｍである。Ｄ₁は、ｔ＝ｔ_ｒの時点で、ＺＣＳでオフ状態に切替えられる。ｔ_ｒ≦ｔ≦ｔ_ｓのサブ区間の期間において、ｖ_ＧＳ ^Ｍ１（ｔ）＝Ｖ_ｃｃ、ｖ_ＧＳ ^Ｍ２（ｔ）＝０、ｉ_Ｌｒ（ｔ）＞０、ｉ_Ｌｒ＝ｉ_Ｌｍ（ｔ）になる。Ｍ₁がオンに、Ｍ_２がオフになると、ｉ_Ｌｒ（ｔ）がＭ₁のチャンネルを流れ、ｉ_ｐ（ｔ）＝０、ｉ_ｓ（ｔ）＝０、Ｄ₁とＤ_２がともにオフになる。Ｌ_ｍがＬ_ｒとＣ_ｒによる共振に関与し、且つｉ_Ｌｒ（ｔ）とｉ_Ｌｍ（ｔ）の上昇傾きがＶ_ｏｒ／Ｌ_ｍより小さくなる。さらに、

になり、Ｄ₁がＶ_ｏとｖ_ｓ（ｔ）の間の電圧の差により反転付勢され、オフになり、Ｄ_２がｔ＝ｔ_ｓの時点でＺＣＳにてオン状態に切替えられる。

ｆ_ｓ＞ｆ_ｒの条件（すなわちｔ_ｒ＞ｔ_ｓ）を元に、Ｍ₁がオフになってから、ｉ_ｓ（ｔ）が０に下がる。ｔ_１≦ｔ≦ｔ_ｒの区間が、ｔ_１≦ｔ≦ｔ_ｓとｔ_ｓ≦ｔ≦ｔ_ｒに区画される。ｔ_１≦ｔ≦ｔ_ｓ期間において、ｖ_ＧＳ ^Ｍ１（ｔ）＝Ｖ_ｃｃ、ｖ_ＧＳ ^Ｍ２（ｔ）＝０、ｉ_Ｌｒ（ｔ）＞０、且つｉ_Ｌｒ（ｔ）＞ｉ_Ｌｍ（ｔ）になる。Ｍ₁がオンに、Ｍ_２がオフになると、ｉ_Ｌｒ（ｔ）がＭ1のチャンネルを流れ、ｉ_ｐ（ｔ）がＮ_ｐのドット端末に流れ、ｉ_ｓ（ｔ）がＮ_ｓのドット端末から流れ、Ｄ₁がオンに、Ｄ_２がオフになる。Ｌ_ｍがＶ_ｏｒによりクランプされるので、Ｌ_ｒとＣ_ｒによる共振に関与しなく、ｉ_Ｌｒ（ｔ）とｉ_ｓ（ｔ）が準正弦波になり、ｉ_Ｌｍ（ｔ）の上昇傾きがＶ_ｏｒ／Ｌ_ｍになる。ｔ_ｓ≦ｔ≦ｔ_ｒの期間において、ｖ_ＧＳ ^Ｍ１（ｔ）＝０、ｖ_ＧＳ ^Ｍ２（ｔ）＝０、ｉ_Ｌｒ（ｔ）＞０且つｉ_Ｌｒ＞ｉ_Ｌｍ（ｔ）になる。Ｍ₁とＭ_２がともにオフになり、ｉ_Ｌｒ（ｔ）がＭ_２のボディダイオードを流れ、ｉ_ｐ（ｔ）がＮ_ｐのドット端末に流れ、ｉ_ｓ（ｔ）がＮ_ｓのドット端末から流れ、Ｄ₁がオンに、Ｄ_２がオフになる。Ｌ_ｍがＶ_ｏｒによりクランプされるので、Ｌ_ｒとＣ_ｒによる共振に関与しなく、ｉ_Ｌｒ（ｔ）とｉ_ｓ（ｔ）とが準正弦波になり、ｉ_ｍ（ｔ）の上昇傾きがＶ_ｏｒ／Ｌ_ｍになる。特に、

になり、Ｄ₁がオンになるように保持される。ｉ_ｓ（ｔ＝ｔ_ｒ）が、ｔ＝ｔ_ｒ時点でＺＣＳにてＤ₁からＤ_２に整流される。

このような従来のコンバータは、ＺＶＳとＺＣＳにより低スイッチング損失から利点をもたらすが、ダイオード整流器のため高い伝導損失が生じる。伝導損失を低減するために、自己駆動型の同期整流器（synchronous rectifier、ＳＲ）が提案される。１次側スイッチトランジスタと２次側ＳＲとが、ＩＣコントローラとゲートドライバーにより同時に駆動される。概念的には、ＩＣコントローラが１次側ＩＣコントローラや２次側ＩＣコントローラでもよい。実際には、１次側ＩＣコントローラが２次側ＩＣコントローラと比較して下記の三つの利点がある。（1）市場から購入しやすい、（２）１次側力率補正回路と合わせやすい、（３）コンバータの保護機能を実現しやすい。１次側ＩＣコントローラに基づいて、低コストの自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータが提案される。

本発明による一局面において、１次側ＩＣコントローラ及びゲートドライバーにより１次側スイッチトランジスタと２次側同期整流器を駆動するための自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータを提供する。

上記の２次側同期整流器におけるゲートドライバーは、１次側ＩＣコントローラから１次側スイッチトランジスタまでのゲート駆動出力電圧に対応しており、上記の１次側ＩＣコントローラから１次側スイッチトランジスタを駆動するための駆動モジュールに従う２つのグラウンド基準ゲート駆動電圧を出力する場合、差動トランスから構成され、また、上記の１次側ＩＣコントローラから２つの１次側スイッチトランジスタのソースを基準にする２つの駆動電圧を出力する場合、さらにＤＣシフターとＤＣレストアラーから構成され、なお、上記の２つの電圧により直接に１次側スイッチトランジスタを駆動することができる。

１次側スイッチトランジスタにおける駆動電圧が単極なもの、２次側同期整流器における駆動電圧が双極または単極なものである。

図１は従来の技術によるハーフブリッジＬＬＣ共振コンバータの回路図である。ｆ_ｓ＜ｆ_ｒの条件における電圧と電流波形を示す。ｆ_ｓ＝ｆ_ｒの条件における電圧と電流波形を示す。ｆ_ｓ＞ｆ_ｒの条件における電圧と電流波形を示す。本発明による第１実施例の回路図と駆動電圧波形を示す。本発明による第１実施例の回路図と駆動電圧波形を示す。本発明による第２実施例の回路図を示す。本発明による第３実施例の回路図を示す。本発明による第２実施例および第３実施例の駆動電圧波形を示す。本発明による第４実施例の回路図示す。本発明による第４実施例の駆動電圧波形を示す。本発明による第５実施例の回路図を示す。本発明による第６実施例の回路図を示す。本発明による第５実施例および第６実施例の駆動電圧波形を示す。

まず、図２a〜図２ｃを参照して、コンバータによる操作に対する変換周波数と共振周波数の間の関係の影響を説明する。図３ａ、図４ａ、図４b、図５ａ、図６ａ及び図６bでは、本発明の６つの回路トポロジー(circuit topology)を模式的に示す。

ｆ_ｓ≦ｆ_ｒの条件を元に、ｔ_ｒ≦ｔ≦ｔ_ｓの区間の期間において、第１スイッチトランジスタＭ₁がオンに、第２スイッチトランジスタＭ_２がオフになるので、第１同期整流器ＳＲ₁がオンに、第２同期整流器ＳＲ_２がオフになる。出力電圧Ｖ_ｏと２次側電圧ｖ_ｓ（ｔ）との間の電圧差による逆電圧がＳＲ₁に強制に印加される。伝導するＳＲ₁に強制に印加される逆電圧により、巨大なシュートスルー電流

が生じてＳＲ₁を焼き潰す。ただし、Ｒ_ｏｎがＭ₁における非常に小さいオン抵抗である。

ｆ_ｓ＞ｆ_ｒの条件を元に、ｔ_ｓ≦ｔ≦ｔ_ｒの区間の期間において、Ｍ₁とＭ_２がともにオフになるので、ＳＲ₁とＳＲ_２がオフになる。ＳＲ₁のチャンネルが切断されても、ｉ_ｓ（ｔ）＞０がＳＲ₁のボディダイオードを流れ、コンバータの安全操作も実現される。そのため、本発明の全ての実施例が、ｆ_ｓ＞ｆ_ｒの条件のみに適用される。

図３b、図４c、図５b及び図６cに示す電圧波形が、図３ａ、４ａ、４b、５ａ、６ａ及び６bに示す６つの実施例に対応している。本発明におけるＭ₁、Ｍ_２、ＳＲ₁、ＳＲ_２に応じて、Ｐチャンネル金属酸化膜半導体・電界効果トランジスタ(p-channel metal oxide semiconductor field effect transistor 、ＰＭОＳ)、Ｎチャンネル金属酸化膜半導体・電界効果トランジスタ(n-channel metal oxide semiconductor field effect transistor、ＮＭОＳ)、Pチャンネル接合型電界効果トランジスタ(p-type junction field effect transistor、p-JFEＴ)またはｎチャンネル接合型電界効果トランジスタタ(n-type junction field effect transistor、n-JFEＴ)により実施されることに注意すべきである。説明の便宜のため、本明細書において、Ｍ₁、Ｍ_２、ＳＲ₁とＳＲ_２が全てＮＭＯＳにより実施されると仮定する。

図３ａ、図４ａ及び図４bに、三つの模式的実施例が示されるが、１次側ＩＣコントローラＵ₁から２つのグラウンド基準駆動電圧ｖ_Ｂ（ｔ）とｖ_Ａ（ｔ）を出力するようになる。本発明による第１実施例の回路図と駆動電圧波形が、それぞれ図３ａと３bに示される。理想トランスＴ₀が、１次側回路に接続される１つの１次側巻線Ｎ_ｐと２次側回路に接続される２つの２次側巻線Ｎ_ｓを含む。

１次側回路には、第１スイッチトランジスタＭ₁、第２スイッチトランジスタＭ_２及びＬＬＣ共振回路を含み、当該ＬＬＣ共振回路が励磁インダクタＬ_ｍ、共振インダクタＬ_ｒ及び共振コンデンサＣ_ｒを有する。Ｍ₁とＭ_２は、ハーフブリッジの構成で入力電圧源Ｖ_inと１次側接地端子との間に接続され、ＬＬＣ共振回路が挿入されている接合を第１ノードＰとし、且つ電圧Ｖ_Ｐを持ち、また、ＬＬＣ共振回路が第１ノードＰと１次側接地端子との間に接続される。

実際には、トランスＴ₁が、Ｎ_ｐと２つのＮ_ｓを有する理想トランスＴ₀、Ｌ_ｍ及び漏れインダクタによる集積に相当し、Ｌ_ｍがＮ_ｐに並列接続され、漏れインダクタがＬ_ｍとＮ_ｐによる並列回路と直列接続されることに注意すべきである。Ｌ_ｍは、２つのＮ_ｓ開路の場合、１次側から測定され、漏れインダクタンスは、２つのＮ_ｓ短絡の場合に１次側から測定される。Ｔ₁のＮ_ｐと２つのＮ_ｓがサンドイッチの構造で巻き取られると、外部Ｌ_ｒが必要になり、また、Ｔ₁のＮ_ｐと２つのＮ_ｓが溝付ボビンに巻き取られると、Ｌ_ｒがＴ₁の漏れインダクタンスにより供給される。以下、この実例では、溝付ボビンを有するトランスが採用されるが、外部Ｌ_ｒと直接に接続されるサンドイッチ巻線構造の通常トランスに置き換えられてもよい。

Ｍ₁がオン、Ｍ_２がオフの場合、Ｖ_ＰがＶ_inと等しく、Ｍ₁がオフ、Ｍ_２がオンの場合、Ｖ_Ｐが０と等しい。これは、電位Ｖ_Ｐに変動があることを意味する。Ｕ₁の出力電圧ｖ_Ｂ（ｔ）とｖ_Ａ（ｔ）が、１次側接地を基準にするので、直接にＭ₁とＭ_２（特に、Ｍ₁）のゲート-ソース電圧ｖ_ＧＳ ^Ｍ１（ｔ）とｖ_ＧＳ ^Ｍ２（ｔ）として使用されることができない。この場合、ＩＣあるいはトランスによる駆動モジュールＵ_２により、１次側接地を基準にするｖ_Ｂ（ｔ）及びｖ_Ａ（ｔ）を、Ｍ₁及びＭ_２のソースを基準にするｖ_ＧＳ ^Ｍ１（ｔ）及びｖ_ＧＳ ^Ｍ２（ｔ）に変換する必要がある。

２次側回路は、第１同期整流器ＳＲ₁、第２同期整流器ＳＲ_２及び出力コンデンサＣ_oを含む。ＳＲ₁とＳＲ_２が、センタータップ式共通ソース整流器の構成で２つのＮ_ｓと２次側接地端子との間に接続され、その中の２つのＮ_ｓが出力電圧端子に接続され、且つＳＲ₁とＳＲ_２の共通ソースが２次側接地端子Ｇに接続される。

ＳＲ₁とＳＲ_２は、１つの１次側巻線と２つの２次側巻線が含まれる１次側と２次側に対する巻数比の１:１:１の差動トランスＴ_３により駆動されるので、Ｔ_３の１次側双極差動電圧ｖ_Ｔ３（ｔ）＝ｖ_Ｂ（ｔ）−ｖ_Ａ（ｔ）により、ＳＲ₁とＳＲ_２の２つの２次側双極ゲート-ソース電圧ｖ_ＧＳ ^ＳＲ１（ｔ）及びｖ_ＧＳ ^ＳＲ２（ｔ）が生成される。表１はｖ_Ｔ３（ｔ）、ｖ_ＧＳ ^ＳＲ１（ｔ）及びｖ_ＧＳ ^ＳＲ２（ｔ）の表である。

ｖ_Ａ（ｔ）、ｖ_Ｂ（ｔ）、ｖ_ＧＳ ^Ｍ１（ｔ）、ｖ_ＧＳ ^Ｍ２（ｔ）、ｖ_ＧＳ ^ＳＲ１（ｔ）及びｖ_ＧＳ ^ＳＲ２（ｔ）の対応電圧波形は、図３bのように示す。

図４ａのように、本発明による第２実施例の回路図が示され、２つの半波整流器と２つの高速ターンオフ回路が、それぞれＴ_３の２次側巻線とＳＲ₁及びＳＲ_２のゲートとの間に接続される。２つの半波整流器中の一方は、ＳＲ₁用のダイオードＤ_５２と抵抗器Ｒ_５を含み、他方は、ＳＲ_２用のダイオードＤ_６２と抵抗器Ｒ_６を含む。２つの高速ターンオフ回路中の一方は、ＳＲ₁用のダイオードＤ_５1とＰＮＰの双極トランジスタQ_５を含み、他方は、ＳＲ_２用のダイオードＤ_６1とＰＮＰの双極トランジスタQ_６を含む。

ｖ_ＧＳ ^ＳＲ１（ｔ）とｖ_ＧＳ ^ＳＲ２（ｔ）は、まずＴ_３の２つの２次側巻線から引き込まれて、半波整流器及び高速ターンオフ回路で処理される２つの電圧により供給される。Ｖ_Ｔ３（ｔ）＝Ｖ_ｃｃの場合、Ｄ_５２、Ｄ_５1とQ_６がオンに、Q_５、Ｄ_６２とＤ_６1がオフになるので、ＳＲ₁がオンに、ＳＲ_２がオフになる。Ｖ_Ｔ３（ｔ）＝０の場合、Ｄ_５２、Ｄ_５1、Ｄ_６２とＤ_６1がオフに、Q_５とQ_６がオンになるので、ＳＲ₁とＳＲ_２がともにオフになる。Ｖ_Ｔ３（ｔ）＝−Ｖ_ｃｃの場合、Ｄ_６２、Ｄ_６1とQ_５がオンに、Q_６、Ｄ_５２とＤ_５1がオフになるので、ＳＲ_２がオンに、ＳＲ₁がオフになる。ｖ_Ｔ３（ｔ）、ｖ_ＧＳ ^ＳＲ１（ｔ）とｖ_ＧＳ ^ＳＲ２（ｔ）が、表２の通りである。

図４bは、本発明による第３実施例の回路図を示す。ｖ_ＧＳ ^ＳＲ１（ｔ）とｖ_ＧＳ ^ＳＲ２（ｔ）が、差動トランスＴ_５及びダイオードＤ₇とダイオードＤ₈を有する信号分配装置によって供給される。Ｔ_５が１つの１次側巻線と１つの２次側巻線を含み、且つ１次側と２次側に対する巻数比が１:１であるために、Ｔ_５の１次側双極差動電圧ｖ_Ｔ５（ｔ）＝ｖ_Ｂ（ｔ）−ｖ_Ａ（ｔ）により同じの２次側双極差動電圧が生成される。Ｄ₇とＤ₈が共通アノードの構成でＴ_５の２次側巻線とＳＲ₁及びＳＲ_２のゲートとの間に接続される。信号分配装置は、２次側双極差動電圧を２つの単極駆動電圧に変換し、その２つの電圧をそれぞれＳＲ₁とＳＲ_２に割り当てるためのものである。

Ｖ_Ｔ５（ｔ）＝Ｖ_ｃｃの場合、Ｄ₈がオンに、Ｄ₇がオフになるので、ＳＲ₁がオンに、ＳＲ_２がオフになる。Ｖ_Ｔ５（ｔ）＝０の場合、Ｄ₇とＤ₈がともにオフになるので、ＳＲ₁とＳＲ_２がともにオフになる。Ｖ_Ｔ５（ｔ）＝−Ｖ_ｃｃの場合、Ｄ₇がオンに、Ｄ₈がオフになるので、ＳＲ_２がオンに、ＳＲ₁がオフになる。ｖ_ＧＳ ^ＳＲ１（ｔ）とｖ_ＧＳ ^ＳＲ２（ｔ）が、表３の通りであり、第２と第３実施例におけるｖ_Ａ（ｔ）、ｖ_Ｂ（ｔ）、ｖ_ＧＳ ^Ｍ１（ｔ）、ｖ_ＧＳ ^Ｍ２（ｔ）、ｖ_ＧＳ ^ＳＲ１（ｔ）及びｖ_ＧＳ ^ＳＲ２（ｔ）の対応電圧波形が、図４cの通りである。

図５ａ、図６a、図６bでは、三つの模式的実施例を示し、１次側ＩＣコントローラＵ₁から、Ｍ₁及びＭ_２を直接に駆動するＭ₁及びＭ_２のソースを基準にする２つの駆動電圧を出力する。しかし、Ｍ₁用のＵ₁による出力駆動電圧が、１次側接地ではなく、Ｍ₁のソースを基準にするので、直接にＴ_３のｖ_Ｂ（ｔ）として使用されることがなく、Ｍ_２用のＵ₁による出力駆動電圧が１次側接地を基準にするので、Ｔ_３のｖ_Ａ（ｔ）として使用されてもよい。そのため、ＤＣシフターとＤＣレストアラーによる組合回路を利用して、Ｍ₁のソースを基準にするＭ₁用のＵ₁による出力駆動電圧を、１次側接地を基準にするｖ_Ｂ（ｔ）に変換する。ＤＣシフターは、コンデンサＣ_４と、１つの１次側巻線と１つの２次側巻線を備え、１次側と２次側に対する巻数比が１:１であるパルストランスＴ_４とを含む。ＤＣレストアラーが、コンデンサＣ_３とダイオードＤ_３を含む。１次側双極電圧ｖ_Ｔ３（ｔ）＝ｖ_Ｂ（ｔ）−ｖ_Ａ（ｔ）を２つの２次側双極電圧ｖ_ＧＳ ^ＳＲ１（ｔ）とｖ_ＧＳ ^ＳＲ２（ｔ）に変換するように、Ｔ_３がＤＣレストアラーとＳＲ₁及びＳＲ_２のゲートとの間に接続される。

ＤＣシフターによりＭ₁用のＵ₁による出力駆動電圧をＡＣ電圧に変換させ、そして、ＤＣレストアラーによりＡＣ電圧を１次側接地を基準にするＤＣ電圧に変換させる。Ｃ_４の両端の電圧は、電圧―時間積の平衡方程式（volt-seconds product equilibrium equation）から導かれる。
（Ｖ_ｃｃ−Ｖ_Ｃ４）Ｄ＝Ｖ_Ｃ４（１−Ｄ）→Ｖ_Ｃ４＝ＤＶ_ｃｃ

ただし、ＤがＭ₁の使用時間比（duty ratio）であり、かつ

になるので、Ｖ_Ｃ４が１つの切替周期において定電圧源と視される。Ｔ_４の２次側巻線の両端の電圧が下記の通りである。

Ｄ_３がオンの場合、Ｃ_３がＶ_Ｃ４に再充電（recharge）される。そのため、Ｃ_３の両端の電圧

も、１つの切替周期において定電圧源と視されてもよい。

ノードＢと１次側接地端子との電圧差が、下記の通りである。

ノードＢにおける電圧は、１次側接地を基準にするｖ_Ｂ（ｔ）に示されるので、差動電圧ｖ_Ｔ３（ｔ）＝ｖ_Ｂ（ｔ）−ｖ_Ａ（ｔ）が、ｖ_ＧＳ ^ＳＲ１（ｔ）とｖ_ＧＳ ^ＳＲ２（ｔ）が、を生成するように、Ｔ_３に強制的に印加されてもよい。

図５ａに示す第４実施例の２次側回路は、図３aに示す第１実施例の２次側回路相と同じので、図３bと図５bに示すものに類似する電圧波形を有する。図６aと６bに示す第５と第６実施例においては、それぞれ図５ａに示す第４実施例と同じの１次側回路、及び図４ａ、図４bに示す第２、第３実施例と同じの２次側回路を含むので、図４cと図６cのような類似する電圧波形を有する。上記の実施例から第５と第６実施例の操作原理が推測されるので、ここでは、重複する説明を省略する。

現在最も実用的で好ましいと考えられる実施例を用いて本発明を説明したが、この実施例によって本発明が限定されるものではないことが理解されるはずである。これに対して、全ての変更と類似構造を含むように、最も広い意味を持つ請求項の精神と範囲内で様々な変更や類似の配置が期待される。

Claims

ハーフブリッジ構成により、外部電圧源と１次側接地端子との間に接続され、互いの接合点を第１ノードとする前記外部電圧源に接続される第１スイッチトランジスタ及び前記１次側接地端子に接続される第２スイッチトランジスタと、
共振コンデンサ、共振インダクタ、及び電源トランスの１次側インダクタンスである励磁インダクタから構成され、前記第１ノードと前記１次側接地端子との間に接続されるＬＬＣ共振回路と、
第１同期整流器と、第２同期整流器と、フィルタコンデンサとから構成され、前記電源トランスの第１の２次側巻線と第２の２次側巻線との間に接続されるパワーループであって、前記第１同期整流器と前記第２同期整流器とが、センタータップ式の共通ソースの構成で前記電源トランスの前記第１及び前記第２の２次側巻線との間に接続され、前記第１及び前記第２同期整流器の共通ソースは２次側接地端子に接続され、前記第１の２次側巻線の他の端子及び前記第２の２次側巻線の他の端子が電圧出力端子に接続され、且つ前記フィルタコンデンサが前記電圧出力端子と前記２次側接地端子との間に接続されるパワーループと、
前記第１スイッチトランジスタ及び前記第２スイッチトランジスタを直接駆動する２つの１次側ゲート駆動電圧を出力する１次側ＩＣコントローラと、
前記１次側ＩＣコントローラと前記第１同期整流器及び前記第２同期整流器のゲート間に接続され、前記２つの１次側ゲート駆動電圧に対応して、前記第１及び前記第２同期整流器を駆動する２つの２次側ゲート駆動電圧を生成するゲートドライバーとを備え、
前記ゲートドライバーは、
１つの１次側巻線を有する差動トランスと、
シフターコンデンサ及び１次側巻線と２次側巻線とを有するパルストランスを備え、前記シフターコンデンサと前記パルストランスの前記１次側巻線とが前記第１ノードと前記第１スイッチトランジスタのゲートとの間に直列に接続され、前記第１スイッチトランジスタのソースを基準とする前記第１スイッチトランジスタの前記１次側ゲート駆動電圧をＡＣ電圧に変換するＤＣシフターと、
レストアラーコンデンサ及びレストアラーダイオードを備え、前記レストアラーダイオードのアノードが前記１次側接地端子及び前記パルストランスの前記２次側巻線の１つの端子に接続され、前記レストアラーコンデンサが前記レストアラーダイオードのカソードと前記パルストランスの前記２次側巻線の他の端子との間に接続され、前記ＡＣ電圧を前記１次側接地端子を基準にするＤＣ電圧に変換するＤＣレストアラーと
を備え、
前記差動トランスは、前記１次側巻線の２つの端子が前記レストアラーダイオードの前記カソード及び前記第２スイッチトランジスタのゲートに接続され、前記ＤＣ電圧に変換され前記１次側接地端子を基準とする前記第１スイッチトランジスタのゲート駆動電圧及び前記１次側ＩＣコントローラが出力する前記第２スイッチトランジスタのゲート駆動電圧に対応して前記２つの２次側ゲート駆動電圧を生成する自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータ。
前記差動トランスは２つの２次側巻線を有し、前記２つの２次側巻線が、センタータップ式で前記２次側接地端子に接続され、且つそれぞれ前記第１同期整流器及び前記第２同期整流器のゲートに接続され、１次側バイポーラ電圧を２つの２次側バイポーラ電圧に変換することを特徴とする請求項1に記載の自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータ。
前記差動トランスの前記２つの２次側巻線と前記第１及び前記第２同期整流器のゲートとの間にそれぞれ接続され、ダイオードと抵抗器を有する半波整流器及びダイオードとＰＮＰバイポーラトランジスタを有する高速ターンオフ回路（fast turn-off circuit）をそれぞれ備える２つの組合回路をさらに含むことを特徴とする請求項２に記載の自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータ。
前記差動トランスは、２つの端子がそれぞれ前記第１同期整流器及び前記第２同期整流器のゲートに接続される１つの２次側巻線を有し、
共通アノードの構成で前記２次側接地端子に形成され、且つ前記差動トランスの前記２次側巻線の２つの端子間に接続される信号分配装置をさらに備えることを特徴とする請求項1に記載の自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータ。