JPWO2012056689A1 - 不揮発性記憶装置 - Google Patents

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Abstract

不揮発性記憶装置（８００）は、抵抗変化型の不揮発性記憶素子（１００）と、制御回路（８１０）とを備える。制御回路（８１０）は、高抵抗状態における不揮発性記憶素子（１００）の抵抗値が予め定められた閾値以上か否かを判定する。また、制御回路（８１０）は、高抵抗状態における不揮発性記憶素子（１００）の抵抗値が閾値より小さい場合、不揮発性記憶素子（１００）に、第１電圧（ＶＬ１）を印加することにより、不揮発性記憶素子（１００）を高抵抗状態から低抵抗状態に変化させる。また、制御回路（８１０）は、高抵抗状態における不揮発性記憶素子（１００）の抵抗値が閾値以上の場合、不揮発性記憶素子（１００）に、絶対値が第１電圧（ＶＬ１）より小さい第２電圧（ＶＬ２）を印加することにより、不揮発性記憶素子（１００）を高抵抗状態から低抵抗状態に変化させる。

Description

本発明は、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子を備える不揮発性記憶装置、及び不揮発性記憶素子の駆動方法に関する。
近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、より一層高機能化している。そのため、これらの機器に搭載されている不揮発性記憶素子に対して、大容量化、書き込み電力の低減、書き込み及び読み出し時間の高速化、及び長寿命化の要求が高まっている。
こうした要求に対して、フローティングゲートを用いた、既存のフラッシュメモリの微細化には限界があると言われている。そこで、最近、抵抗変化層を記憶部として用いた、新たな抵抗変化型の不揮発性記憶素子に注目が集まっている。
この抵抗変化型の不揮発性記憶素子は、抵抗変化層を下部電極と上部電極とでサンドイッチしたような非常に単純な構造である。そして、この上下の電極間に、ある閾値以上の大きさの電圧を有する所定の電気的パルスを与えるだけで、高抵抗の状態と低抵抗の状態との間を遷移する。そして、これらの異なる抵抗状態と数値とを対応させて情報の記録が行われるのである。抵抗変化型の不揮発性記憶素子は、このような構造上及び動作上の単純さから、さらなる微細化及び低コスト化が可能であると期待されている。さらに、抵抗変化型の不揮発性記憶素子は、高抵抗と低抵抗との間の状態変化が１００ナノ秒（ｎｓ）以下のオーダーで起こる場合もあることから、高速動作という観点からも注目を集めており、種々の提案が成されている。
材料的には、最近、特に、抵抗変化層に金属酸化物を使った抵抗変化型の不揮発性記憶素子に関する提案が多くなされている。このような金属酸化物を使った抵抗変化型の不揮発性記憶素子は、抵抗変化層に用いる材料によって大きく２種類に分類される。
一つは、特許文献１等に開示されているペロブスカイト材料（Ｐｒ(1-x)ＣａXＭｎＯ3（ＰＣＭＯ）、ＬａＳｒＭｎＯ3（ＬＳＭＯ）、ＧｄＢａＣｏxＯy（ＧＢＣＯ）等）を抵抗変化層として用いた抵抗変化型の不揮発性記憶素子である。
もう一つは、遷移金属と酸素のみから構成された化合物である、２元系の遷移金属酸化物（ｂｉｎａｒｙ ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ）を用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較して、組成における構造が非常に単純であるため、製造時の組成制御及び成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、最近、特に精力的に研究がなされている。
例えば、特許文献２では、抵抗変化層の材料として、ニッケル（Ｎｉ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、銅（Ｃｕ）、クロム（Ｃｒ）等の遷移金属の、化学量論的な組成の酸化物、及び酸素が化学量論的組成から不足した酸化物（以下、酸素不足型の酸化物と呼ぶ）を抵抗変化材料として使った抵抗変化素子が開示されている。
さらに、特許文献３では、酸素不足型のタンタル（Ｔａ）の酸化物を抵抗変化材料として使った不揮発性記憶素子も開示されており、Ｔａ酸化物層をＴａＯxと表した時、０．８≦ｘ≦１．９（酸素濃度に換算して、４４．４％から６５．５％）を満足する範囲において抵抗変化現象が報告されている。
さらに特許文献４では、異なる酸素濃度を有するＴａ酸化物の積層構造からなる抵抗変化型の不揮発性記憶素子の提案もなされている。
また、動作的には、ユニポーラ（モノポーラ）スイッチングとバイポーラスイッチングと呼ばれる二つの異なる動作モードが抵抗変化型の不揮発性記憶素子で報告されている。
まず、ユニポーラスイッチング動作とは、同極性の異なる大きさの電気的パルスを下部電極と上部電極との間に印加することで抵抗値を変化させる動作モードのことであり、特許文献２等に開示されている。また、特許文献４に開示されているように、ユニポーラスイッチングでは、電気的パルスの長さ（パルス幅）を変化させる必要がある。例えば、ｎｓオーダーの長さのパルスと、マイクロ秒（μｓ）オーダーの長さの２種類の電気的パルスを用いる必要がある。
一方でバイポーラスイッチング動作とは、正負の極性の異なる電気的パルスを下部電極と上部電極との間に印加することで抵抗値を変化させる動作モードのことであり、特許文献１及び３に開示されている。特許文献３に開示されているように、バイポーラスイッチング動作する不揮発性記憶素子に用いられる電気的パルスは、同じ長さに設定されている場合が一般的であり、ｎｓオーダーとされていることが多い。つまり、バイポーラスイッチングが可能な不揮発性記憶素子では、正負のパルス幅が非常に短く同じ長さとできることが特長とされている。
以上のように、現在までに様々なタイプの抵抗変化型の不揮発性記憶素子が提案されている。しかしいずれも、所定の電圧を印加することで、抵抗状態を高抵抗状態と低抵抗状態との間で遷移させ、これらの抵抗状態と数値とを対応させて情報の記憶を行う点は共通している。通常は、不揮発性記憶素子が、ある閾値以上の抵抗値を有する状態を高抵抗状態、当該閾値未満の抵抗値を有する状態を低抵抗状態とそれぞれ定義する。また、この高抵抗状態と低抵抗状態とのそれぞれに対して、例えば、データ“１”とデータ“０”とを割り当てて情報の記憶が行われるのが一般的である。
しかしながら、素子を低抵抗から高抵抗の状態に設定しようとして所定の電圧を当該素子に印加しても抵抗値が閾値超えず、若干低い抵抗値となってしまう場合がある。逆に、素子を高抵抗から低抵抗の状態に変化させようとして所定の電圧を当該素子に印加しても抵抗値が閾値以下にならず、中途半端な値になってしまう場合がある。このような場合、高抵抗状態に変化しているはずの素子を低抵抗状態であると判断したり、低抵抗状態に変化しているはずの素子を高抵抗状態であると判断するようなことが発生する。つまり、抵抗値が所望の値に設定されないということは、記憶データの設定エラーに直結するのである。
このようなエラーを防ぐために例えば、特許文献５には、設定された抵抗状態における抵抗値が閾値に対して満足するかどうかを検証する確認動作が提案されている。この方法によれば例えば、高抵抗状態に抵抗値を設定したい場合、高抵抗化するための電圧を素子に印加後、読み出しを行って抵抗値が閾値を超えているかを判定する。越えていれば抵抗値の設定は終了である。逆に抵抗値が閾値を超えていない場合は、再度電圧を素子に印加して抵抗値を設定し直す。そして再度読み出しを行って抵抗値が閾値を超えているかを判定する。このような動作を繰り返して、素子の抵抗状態を所望の状態へと設定するのである。
特開２００５−３４０８０６号公報 特開２００６−１４０４６４号公報 国際公開第２００８／０５９７０１号 国際公開第２００８／１４９４８４号 特開２００４−２３４７０７号公報
発明者等は、抵抗変化型の不揮発性記憶素子の信頼性をさらに向上すべく、鋭意検討を行なった結果、特許文献５のような従来の駆動方法では対処できない特性不良（低抵抗貼り付き又は高抵抗貼り付き）を見出した。
本発明は、以上のような事情に鑑みてなされたものであり、抵抗変化型の不揮発性記憶素子における低抵抗又は高抵抗貼り付きを抑制できる不揮発性記憶装置、及び不揮発性記憶素子の駆動方法を提供することを目的とする。
上記課題を解決すべく、本発明の一形態に係る不揮発性記憶装置は、第１電極と第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子と、前記第１電極と前記第２電極との間に第１極性の電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させ、前記第１電極と前記第２電極との間に、前記第１極性と逆の第２極性の電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる制御回路とを備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の抵抗値が第１閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記第１電極と前記第２電極との間に、前記第２極性の第１電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させ、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１電極と前記第２電極との間に、前記第２極性、かつ絶対値が前記第１電圧より小さい第２電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる。
この構成によれば、本発明の一形態に係る不揮発性記憶装置は、低抵抗貼り付きを抑制できる。
また、前記不揮発性記憶装置は、さらに、前記不揮発性記憶素子と直列に接続される、抵抗成分を有する電気的素子と、前記第２極性の第１低抵抗化電圧を生成する第１低抵抗化用電源と、前記第２極性、かつ絶対値が前記第１低抵抗化電圧より小さい第２低抵抗化電圧を生成する第２低抵抗化用電源と、を備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記不揮発性記憶素子と前記電気的素子とで構成される直列回路の両端に、前記第１低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第１電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記直列回路の両端に、前記第２低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第２電圧を印加してもよい。
また、前記不揮発性記憶装置は、さらに、前記不揮発性記憶素子と直列に接続される可変抵抗素子と、前記第２極性の低抵抗化電圧を生成する低抵抗化用電源と、を備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記可変抵抗素子を第１抵抗値にするとともに、前記不揮発性記憶素子と前記可変抵抗素子とで構成される直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第１電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記可変抵抗素子を前記第１抵抗値より高い第２抵抗値にするとともに、前記直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第２電圧を印加してもよい。
また、前記可変抵抗素子は、第１抵抗素子と、第２抵抗素子とを含み、前記第１抵抗素子、前記第２抵抗素子及び前記不揮発性記憶素子は、この順で直列に接続されており、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記第２抵抗素子と前記不揮発性記憶素子とで構成される第１直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第１電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１抵抗素子と前記第２抵抗素子と前記不揮発性記憶素子とで構成される第２直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第２電圧を印加してもよい。
また、前記可変抵抗素子は、互いに並列に接続されている第１抵抗素子と第２抵抗素子とを含み、前記第２抵抗素子の抵抗値は前記第１抵抗素子の抵抗値より高く、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記不揮発性記憶素子と前記第１抵抗素子とで構成される第１直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第１電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記不揮発性記憶素子と前記第２抵抗素子とで構成される第２直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第２電圧を印加してもよい。
また、前記可変抵抗素子は、トランジスタを含み、前記制御回路は、前記トランジスタのゲートに印加する電圧を変更することで前記トランジスタのオン抵抗を変更し、これにより、前記可変抵抗素子の抵抗値を変更してもよい。
また、前記制御回路は、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる際に、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第１閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記第１電極と前記第２電極との間に、前記第１電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させ、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１電極と前記第２電極との間に、絶対値が前記第１電圧よりも小さい前記第２電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させてもよい。
また、前記制御回路は、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる際に、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させる第１工程と、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第１閾値以上か否かを判定する第２工程と、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１電極と前記第２電極との間に、絶対値が前記第１電圧よりも小さい前記第２電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる第３工程とを、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さくなるまで繰り返してもよい。
また、前記抵抗変化層は、酸素濃度の異なる少なくとも２層の遷移金属の酸化物層を含み、前記少なくとも２層の酸化物層のうち、最も酸素濃度の高い酸化物層が前記第１電極又は前記第２電極に接触していてもよい。
また、前記遷移金属はタンタルであってもよい。
また、前記不揮発性記憶素子は、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第１閾値以上の場合、次に前記高抵抗状態から前記低抵抗状態に変化させた場合、低抵抗貼り付きを発現してもよい。
また、前記制御回路は、さらに、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第１閾値より大きい第２閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第２閾値以上の場合、前記第１電極と前記第２電極との間に、前記第２極性、かつ絶対値が前記第２電圧より小さい第３電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させてもよい。
この構成によれば、本発明の一形態に係る不揮発性記憶装置は、抵抗値に応じて、多段階で低抵抗化電圧の電圧値を制御することで、低抵抗貼り付きを防止できるとともに、不揮発性記憶素子の抵抗値のばらつきをより低減できる。
また、本発明の一形態に係る不揮発性記憶装置は、第１電極と第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子と、前記第１電極と前記第２電極との間に第１極性の電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させ、前記第１電極と前記第２電極との間に、前記第１極性と逆の第２極性の電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる制御回路とを備え、前記制御回路は、前記高抵抗状態及び前記低抵抗状態の一方の状態における前記抵抗変化層の抵抗値が所定の閾値以上か否かを判定し、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、第１書き込み条件で、前記抵抗変化層を前記高抵抗状態及び前記低抵抗状態の前記一方の状態から他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第１書き込み条件より弱い第２書き込み条件で、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させてもよい。
この構成によれば、本発明の一形態に係る不揮発性記憶装置は、低抵抗貼り付き又は高抵抗貼り付きを抑制できる。
また、前記制御回路は、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、前記第１書き込み条件として、前記第１電極と前記第２電極との間に、第１電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第２書き込み条件として、前記第１電極と前記第２電極との間に、絶対値が前記第１電圧より小さい第２電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させてもよい。
また、前記制御回路は、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、前記第１書き込み条件として、前記第１電極と前記第２電極との間に、第１時間の間、第１電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第１電極と前記第２電極との間に、前記第１時間より短い第２時間の間、第２電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させてもよい。
また、前記一方の状態は、前記高抵抗状態であり、前記他方の状態は、前記低抵抗状態であってもよい。
この構成によれば、本発明の一形態に係る不揮発性記憶装置は、低抵抗貼り付きを抑制できる。
また、前記一方の状態は、前記低抵抗状態であり、前記他方の状態は、前記高抵抗状態であってもよい。
この構成によれば、本発明の一形態に係る不揮発性記憶装置は、高抵抗貼り付きを抑制できる。
なお、本発明は、このような不揮発性記憶装置として実現できるだけでなく、不揮発性記憶装置に含まれる特徴的な手段をステップとする不揮発性記憶素子の駆動方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
さらに、本発明は、このような不揮発性記憶装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現できる。
以上より、本発明は、低抵抗貼り付き又は高抵抗貼り付きを抑制できる不揮発性記憶装置、及び不揮発性記憶素子の駆動方法を提供できる。
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の構成を示す断面図である。 図２は、本発明の第１の実施の形態に係る不揮発性記憶素子へ電圧パルスを印加する際の回路図である。 図３Ａは、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電圧パルスの印加回数との関係を示す図である。 図３Ｂは、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電圧パルスの印加回数との関係を示す図である。 図３Ｃは、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電圧パルスの印加回数との関係を示す図である。 図３Ｄは、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電圧パルスの印加回数との関係を示す図である。 図３Ｅは、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電圧パルスの印加回数との関係を示す図である。 図４は、本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電圧パルスの印加回数との関係を示す図である。 図５Ａは、本発明の第１の実施の形態に係る不揮発性記憶素子の高抵抗状態の抵抗値と低抵抗状態の抵抗値との相関を示す図である。 図５Ｂは、本発明の第１の実施の形態に係る不揮発性記憶素子の高抵抗状態の抵抗値と低抵抗状態の抵抗値との相関を示す図である。 図６は、本発明の第２の実施の形態に係る不揮発性記憶装置の回路構成例を示す図である。 図７は、本発明の第２の実施の形態に係る不揮発性記憶装置による動作のフローチャートである。 図８は、本発明の第２の実施の形態に係る不揮発性記憶装置による動作の別の例のフローチャートである。 図９は、本発明の第２の実施の形態に係る不揮発性記憶装置による動作の別の例のフローチャートである。 図１０は、本発明の第２の実施の形態に係る不揮発性記憶装置による動作の別の例のフローチャートである。 図１１は、本発明の第２の実施の形態に係る不揮発性記憶装置の変形例１の回路構成例を示す図である。 図１２Ａは、本発明の第２の実施の形態に係る可変抵抗素子の回路図である。 図１２Ｂは、本発明の第２の実施の形態に係る可変抵抗素子の別の例の回路図である。 図１３は、本発明の第２の実施の形態に係る可変抵抗素子の別の例の回路図である。 図１４は、本発明の第２の実施の形態の変形例２に係る不揮発性記憶装置による動作のフローチャートである。 図１５は、本発明の第２の実施の形態の変形例２に係る不揮発性記憶装置による動作の別の例のフローチャートである。 図１６は、本発明の第２の実施の形態の変形例３に係る不揮発性記憶装置による動作のフローチャートである。 図１７は、本発明の第２の実施の形態の変形例３に係る不揮発性記憶装置による動作の別の例のフローチャートである。 図１８は、本発明の第２の実施の形態の変形例４に係る不揮発性記憶素子の低抵抗状態の抵抗値と高抵抗状態の抵抗値との相関を示す図である。 図１９は、本発明の第２の実施の形態の変形例４に係る不揮発性記憶素子の高抵抗状態の抵抗値と低抵抗状態の抵抗値との相関を示す図である。 図２０は、本発明の第２の実施の形態の変形例４に係る不揮発性記憶装置の回路構成例を示す図である。 図２１は、本発明の第２の実施の形態の変形例４に係る不揮発性記憶装置による動作のフローチャートである。 図２２は、本発明の第２の実施の形態の変形例４に係る不揮発性記憶装置による動作の別の例のフローチャートである。 図２３は、不揮発性記憶素子の抵抗値とパルス印加回数との関係を示す図である。
本発明は、本願発明者によって新たに見出された知見に基づくものである。以下では、まず、当該知見について説明し、その後、本発明の実施の形態について説明する。なお、以下では、本願発明者が見出した知見について図２３を参照しながら説明するが、これは後述の実施の形態を理解するための一助とするものである。したがって、本発明はこの図面及び下記の説明に限定されない。
発明者らは、抵抗変化型の不揮発性記憶素子の信頼性をさらに向上すべく、鋭意検討を行なった結果、従来の方法では修正できない重篤な設定不良を見出した。
発明者らは、酸素不足型のタンタル（Ｔａ）の酸化物を抵抗変化材料として使った不揮発性記憶素子を作製し、電気的パルスを印加して動作させ、抵抗値がどのように変化するかを調べた。なお、この素子は、下部電極を基準にして上部電極に正の電圧を印加した時に高抵抗化し、下部電極を基準にして上部電極に負の電圧を印加した時に低抵抗化する、バイポーラ型のスイッチング特性を示す抵抗変化型の不揮発性記憶素子である。
図２３にその測定結果を示す。このデータを取得した際には、用意した不揮発性記憶素子に、５ｋΩの負荷抵抗素子を接続した状態で、上部電極に＋３．０Ｖで１００ｎｓの電気的パルスと、−２．５Ｖで１００ｎｓの電気的パルスとを交互に印加して不揮発性記憶素子を動作させた。図２３は、この時の抵抗値の変化の様子を示す。
この図では１８回目のパルスまでは、＋３．０Ｖで１００ｎｓの電気的パルスを印加することで、素子は、抵抗値が４×１０5Ω〜１×１０6Ωの高抵抗状態となっている。また、−２．５Ｖで１００ｎｓの電気的パルスを印加した時には、当該素子は、抵抗値が３×１０3Ω〜４×１０3Ωの低抵抗状態となっている。このように、良好に抵抗変化が起こっていた。
しかし、１９回目に−２．５Ｖの電気的パルスを印加して、当該素子が低抵抗状態へと変化した後、２０回目に＋３．０Ｖの電気的パルスを印加しても抵抗値がほとんど変化しないという抵抗値の設定不良が発生した。そこで、２１回目以降、連続して＋３．０Ｖの電気的パルスを印加した。しかし、なかなか素子は高抵抗状態へと変化せず、ようやく３４回目のパルスを印加（＋３．０Ｖの電気的パルスを１５回連続印加）することにより、高抵抗状態への変化が起こった。また、ここには示していないが、＋３．０Ｖの電気的パルスをいくら印加しても高抵抗状態へ変化しないような不良が発生した素子もあった。この場合、＋３．０Ｖ以上の電気的パルスを印加することで高抵抗状態へ変化する素子、及び、＋４．０Ｖの電気的パルスを印加しても高抵抗状態へ変化させることができないような素子もあった。
なお、以下では、上記のような低抵抗状態の素子に高抵抗化のための電気的パルスを印加しても、当該素子が高抵抗状態へと変化しない状態のことを「低抵抗貼り付き」と表現する。逆に、高抵抗状態の素子に低抵抗化のための電気的パルスを素子に印加しても低抵抗状態へと変化しない状態のことを「高抵抗貼り付き」と表現する。
以上のように、低抵抗又は高抵抗貼り付き現象が発生してしまうと、抵抗変化を起こすような状態に戻すためには複数回の追加の電気的パルスを印加する必要が発生し、これは動作速度の低下とつながるので望ましくない。ひどい場合には、それ以降の動作が不能になってしまうこともある。これはいうまでもなく素子の信頼性の低下を意味する。
本発明者らは、これらの課題を検討し、抵抗変化型の不揮発性記憶素子における低抵抗又は高抵抗貼り付きを抑制できる不揮発性記憶装置、及び不揮発性記憶素子の駆動方法を想到した。
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
（第１の実施の形態）
本実施の形態では、抵抗変化層に酸素不足型のタンタル（Ｔａ）の酸化物を使った抵抗変化型の不揮発性記憶素子において、抵抗変化の不良現象の一つである低抵抗貼り付きを防止する方法について調べた結果を示す。
［素子の構成］
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子１００の一構成例を示した断面図である。
図１に示すように、本実施の形態に係る不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された酸化物層１０２と、その酸化物層１０２上に形成された下部電極１０３と、抵抗変化層１０６と、上部電極１０７とを備えている。
抵抗変化層１０６は、上部電極１０７と下部電極１０３との間に介在し、上部電極１０７と下部電極１０３との間に与えられる、極性が異なりかつ閾値電圧以上の振幅の電気的信号に基づいて、高抵抗状態と高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する。なお、以下では、不揮発性記憶素子１００に含まれる抵抗変化層１０６が高抵抗状態である場合、当該不揮発性記憶素子１００が高抵抗状態であると記す。同様に、不揮発性記憶素子１００に含まれる抵抗変化層１０６が低抵抗状態である場合、当該不揮発性記憶素子１００が低抵抗状態であると記す。
また、抵抗変化層１０６の材料には、例えば、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のＴａ酸化物）が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ2Ｏ5であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のＴａ酸化物であることが好ましい。より好適には、抵抗変化層は、ＴａＯx（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル含有層と、ＴａＯy（但し、ｘ＜ｙ）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有している。他の層、例えば第３タンタル含有層や他の遷移金属酸化物の層などを適宜配置しうることは言うまでもない。ここで、抵抗変化素子として安定した動作を実現するためには、ＴａＯxは、０．８≦ｘ≦１．９を満足することが好ましく、ＴａＯyは、２．１≦ｙを満足することが好ましい。第２タンタル含有層の厚みは、１ｎｍ以上８ｎｍ以下であることが好ましい。
以下では、抵抗変化層１０６が、第１の酸素不足型Ｔａ酸化物層１０４と、第１の酸素不足型Ｔａ酸化物層１０４より高い酸素濃度を有する第２の酸素不足型Ｔａ酸化物層１０５とを含む例を説明する。
この不揮発性記憶素子１００を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極１０３と上部電極１０７との間に印加する。
また、下部電極１０３及び上部電極１０７は、本発明の第１電極及び第２電極に相当する。
［不揮発性記憶素子の製造方法］
次に、本実施の形態に係る不揮発性記憶素子１００の製造方法について説明する。
まず、基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成した。そして、下部電極１０３としての厚さ４０ｎｍの窒化タンタル（ＴａＮ）を、Ｔａターゲットを用い、アルゴン（Ａｒ）と窒素（Ｎ2）との混合ガス中でスパッタさせる反応性スパッタリング法により酸化物層１０２上に形成した。
次に、下部電極１０３上に、第１の酸素不足型Ｔａ酸化物層１０４を５０ｎｍ堆積した。ここで第１の酸素不足型のＴａ酸化物を、ＴａターゲットをＡｒと酸素（Ｏ2）ガス中でスパッタリングする反応性スパッタリング法により形成した。なお、酸素不足型のＴａ酸化物を堆積する時の具体的なスパッタリング条件は、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）が７×１０-4Ｐａ程度であり、スパッタ時のパワーは２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力は３．３Ｐａ、酸素ガスの分圧比は３．８％、基板の設定温度は３０℃、成膜時間は７分とした。これにより、酸素含有率が約５８ａｔｍ％の第１の酸素不足型Ｔａ酸化物層１０４が５０ｎｍ堆積された。なお、この酸素不足型のＴａ酸化物をＴａＯxと表現した場合、酸素含有率５８ａｔｍ％とは、ｘでは１．３８となる。
次に、第１の酸素不足型Ｔａ酸化物層１０４の表面をプラズマ酸化装置で酸化し、約６ｎｍの第２の酸素不足型Ｔａ酸化物層１０５を形成した（なお、この層は素子の初期動作を安定化させる目的で設けたものであり、素子形成時に必ずしも設ける必要はない）。なお、この第２の酸素不足型Ｔａ酸化物層１０５の酸素含有率は、７１％であり、ＴａＯyと表現した場合のｙでは２．４７となっている。つまり、第２の酸素不足型Ｔａ酸化物層１０５は、第１の酸素不足型Ｔａ酸化物層１０４よりも高抵抗の状態にある。
その後、第２の酸素不足型Ｔａ酸化物層１０５上に上部電極１０７を形成した。ここで上部電極１０７は、白金（Ｐｔ）薄膜層とＴｉＡｌＮ層との積層構造とした。白金（Ｐｔ）薄膜層はスパッタリング法によって形成し、本実施の形態では、膜厚を１５ｎｍ堆積した。ＴｉＡｌＮ層もスパッタリング法によって形成し、膜厚は１００ｎｍとした。
以上のプロセスにより、酸素不足型のＴａ酸化物を使った抵抗変化層１０６を下部電極１０３と上部電極１０７とで挟み込んだ形の不揮発性記憶素子１００を作製した。
なお、上部電極１０７は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｕ（銅）及びＡｇ（銀）等、前記抵抗変化層を構成する遷移金属Ｍの標準電極電位より標準電極電位が高い材料のうちの一つ又は複数の材料を用いて構成され、下部電極１０３は上部電極１０７を構成する材料の標準電極電位より小さい材料（例えば、Ｗ、Ｎｉ、あるいはＴａＮ等）で構成されることが好ましい。
すなわち、下部電極１０３の標準電極電位Ｖ1と、抵抗変化層を構成するタンタルの標準電極電位ＶTaとの差であるＶ1−ＶTaと、上部電極１０７の標準電極電位Ｖ2とタンタルの標準電極電位ＶTaとの差であるＶ2−ＶTaとが、０＜Ｖ1−ＶTa＜Ｖ2−ＶTaなる関係を満足することが好ましい。
また、下部電極１０３の標準電極電位Ｖ1とタンタルの標準電極電位ＶTaとの差であるＶ1−ＶTaと、上部電極１０７の標準電極電位Ｖ2とタンタルの標準電極電位ＶTaとの差であるＶ2−ＶTaとが、Ｖ1−ＶTa≦０＜Ｖ2−ＶTaなる関係を満足することが好ましい。
このような構成とすることにより、上部電極１０７と接する第２の遷移金属酸化物層内で抵抗変化現象を安定に起こすことができる。
［低抵抗貼り付き］
上記のようにして作製した不揮発性記憶素子１００の下部電極１０３と上部電極１０７との間に電気的パルス信号を印加して抵抗変化を起こさせた。以下には電気的パルス信号として電圧パルスを印加した場合について説明する。なお、電圧パルス以外に電流パルスであってもよい。また、電気的パルス信号は、以下の説明に該当するような電圧を発生するようなパルスであればかまわない。
なお、以下では、電圧の正負は、下部電極１０３を基準にして表現する。すなわち、下部電極１０３に対して、高い電圧を上部電極１０７に印加した場合の電圧は正であり、逆に、下部電極１０３に対して、低い電圧を上部電極１０７に印加した場合の電圧を負で表現する。
また、以下では、不揮発性記憶素子１００が低抵抗状態から高抵抗状態に変化することを高抵抗化（又はＲＨ化）と記し、高抵抗状態から低抵抗状態に変化することを低抵抗化（又はＲＬ化）と記す。
上記のようにして作製した不揮発性記憶素子１００の上部電極１０７に、下部電極１０３を基準にして正でかつ振幅が第１の閾値電圧以上の電圧を与えた場合、不揮発性記憶素子１００は高抵抗化し、負でかつ振幅が第２の閾値電圧以上の電圧を与えた場合、低抵抗化する。
本実施の形態では、図２のように、抵抗変化型の不揮発性記憶素子１００に５ｋΩの回路抵抗２０２を直列に接続した状態で電圧印加を行った。つまり、図２の端子２０３と端子２０４とにパルス幅が１００ｎｓで振幅が＋３．０Ｖと−２．５Ｖとの電圧の電気的パルスを交互に印加した。
ここで、回路抵抗２０２は、抵抗成分を有する電気的素子であり、不揮発性記憶素子の実使用時を想定して接続した。抵抗変化型の不揮発性記憶素子は、実使用時は、これ単体で用いられることはなく、ある程度の大きさの抵抗値を有するトランジスタ又はダイオードを接続した状態で使用する。それ以外にも配線による抵抗も少なからず存在する。それ故、実使用時に発生するこれらの外部負荷抵抗を想定して、回路抵抗２０２を接続した。
なお、上記のような抵抗変化のための電圧を印加後のそれぞれの抵抗値は、別途、５０ｍＶの小さな電圧を印加して流れる電流を測定して求めた。なお、５０ｍＶ程度の小さな電圧の印加によっては、抵抗変化は起こらない。
図３Ａは、初期状態の不揮発性記憶素子１００に５ｋΩの回路抵抗２０２を接続した状態で、＋３．０Ｖと−２．５Ｖとの電圧パルスを交互に印加したときの抵抗値の変化を示している。この図では、パルス回数が奇数回目の抵抗値は、−２．５Ｖの電圧パルスを当該素子に印加した結果変化した抵抗値を示し、パルス回数が偶数回目の抵抗値は＋３．０Ｖの電圧パルスを当該素子に印加して得られた抵抗値を示している。なお、図の縦軸は不揮発性記憶素子１００単体の抵抗値を示している。
まず、当該素子は初期状態（パルス印加回数が０回の点）では抵抗値が５×１０7Ω程度である。この状態の素子にまず、−２．５Ｖの電圧パルスを印加した。すると当該素子の抵抗値は２×１０4Ω程度と変化した。次に＋３．０Ｖの電圧パルスを当該素子に印加すると当該素子の抵抗値は３×１０7Ωとなった。そのパルス回数が１０回程度までは不安定な動作をしたが、１０回を越えると比較的安定な抵抗変化が起こった。
しかしパルス回数が２４回目の所で、＋３．０Ｖを当該素子に印加すると当該素子の抵抗値が非常に大きくなり（４．０×１０6Ω）、次に−２．５Ｖを当該素子に印加すると当該素子は低抵抗化した（約３０００Ω）。しかし、２６回目のパルスとして＋３．０Ｖを当該素子に印加しても、高抵抗化が起こっていない。つまり低抵抗貼り付きが発生している。そして２７回目のパルスとして−２．５Ｖを当該素子に印加し、２８回目のパルスとして＋３．０Ｖの電圧パルスを当該素子に印加することで、高抵抗化が起こり、当該素子の抵抗値が１．５×１０5Ωとなった。
その後、比較的安定した抵抗変化が起こったが、５４回目のパルス（＋３．０Ｖ）で高抵抗化し、５５回目のパルス印加（−２．５Ｖ）で低抵抗化した後に高抵抗化できずに低抵抗貼り付きが発生している。さらに、７２回目、１５６回目、１８０回目のパルス印加（いずれも＋３．０Ｖ）の後に低抵抗貼り付きが発生していることが分かる。
［低抵抗貼り付きを防止する方法］
図３Ａを見直すと、低抵抗貼り付きが発生する直前の高抵抗状態における抵抗値（２４、５４、７２、１５６、１８０回目の抵抗値）が比較的高くなっていることに気が付く。つまり、高抵抗状態における抵抗値が２．０×１０6Ω程度以上になった後に低抵抗貼り付きが発生している。なお、以下では、高抵抗状態における抵抗値を高抵抗値と記し、低抵抗状態における抵抗値を低抵抗値と記す。
そこで、パルス回数が２００回以降は、高抵抗値が２．０×１０6Ω以上になった場合に、次の低抵抗化を、−２．５Ｖの電圧パルスの代わりに−２．０Ｖの電圧パルスを当該素子に印加することで行った。図３Ｂの範囲では、３００回目のパルス及び３７８回目のパルスを印加した場合に抵抗値が２．０×１０6Ωを越えている。この２点においては、次に−２．０Ｖの電圧を当該素子に印加して当該素子を低抵抗化した（それ以外は図３Ａと同じく、−２．５Ｖで低抵抗化）。すると、低抵抗貼り付きは発生せず、良好に高抵抗状態と低抵抗状態との間で抵抗変化が起こった。
図３Ｃは４００回目から６００回目までの抵抗変化を示している。また、図３Ｄは６００回目から８００回目の抵抗変化を示している。これらの図の範囲では４３２回目、４４６回目、４７２回目、５３８回目、５６４回目、６４２回目、６５８回目７５６回目の＋３．０Ｖの電圧パルス印加で高抵抗値が２．０×１０6Ω以上となっている。そこで、４３３回目、４４７回目、４７３回目、５３９回目、５６５回目、６４３回目、６５９回目７５７回目に−２．０Ｖの電圧を加えて素子を低抵抗化した。するとこれらの場合も図３Ａとは異なり、低抵抗貼り付きは全く発生していない。
また、同様に、図３Ｅに示す８００回目から９２０回目までの範囲で高抵抗値が２．０×１０6Ω以上になった場合に次の低抵抗化を−２．０Ｖの電圧パルスを当該素子に印加することで行った。すなわち、８３４回目と９１８回目とのパルス印加をした時に高抵抗値が２．０×１０6Ωを越えているので、次の低抵抗化を−２．０Ｖで行った。この場合も低抵抗貼り付きは起こっていない。
次に図３Ｅの９２０回目以降は、図３Ａのデータを取得した時と同じく、機械的に−２．５Ｖと＋３．０Ｖを交互印加した（高抵抗値が２．０×１０6Ω以上になった場合も次の低抵抗化は−２．５Ｖの電圧パルスを当該素子に印加する）。すると、まず９５２回目の＋３．０Ｖの電圧パルス印加で抵抗値が２．８×１０6Ωとなった。そして９５３回目の−２．５Ｖ電圧パルスの印加で問題なく低抵抗化が起こった。しかし、９５４回目の＋３．０Ｖ電圧パルス印加では、抵抗値が比較的低い抵抗値にとどまった。つまり、貼り付き現象こそ起こっていないものの、不十分な高抵抗化が発生した。次に、９６８回目の＋３．０Ｖの電圧パルス印加時に抵抗値は３．８×１０6Ωとなったが、低抵抗貼り付きは発生しなかった。しかしながら、９７４回目の＋３．０Ｖの電圧パルス印加時に抵抗値が２．０×１０6Ωを越え、その直後に低抵抗貼り付きが発生した。
以上の結果から、高抵抗値が所定の閾値（本実施の形態に示す例では２．０×１０6）を越えた場合に次の低抵抗化を通常の低抵抗化のためのパルスの電圧よりも低い電圧（絶対値で小さい電圧）で行うことで、低抵抗貼り付きが抑制できることが明らかとなった。
上記の例では、通常の抵抗変化動作を−２．５Ｖ（低抵抗化時）と＋３．０Ｖ（高抵抗化時）の電圧印加で行い、高抵抗値が２．０×１０6Ωを越えた場合にのみ、低抵抗化を−２．０Ｖの電圧パルス印加で行うことにより、低抵抗貼り付きを予防した。そこで、最初から通常動作を−２．０Ｖと＋３．０Ｖで行った場合に抵抗変化がどうなるかについての検証も行った。その結果を図４に示す。なお、ここで使用した試料は、図３Ａ〜図３Ｅのデータを取得した試料と全く同じ方法で作製した別の試料である（同じウエハから切り出した異なる試料）。
この図を見ると、当該素子の初期抵抗は１×１０7Ω程度であり、−２．０Ｖの電圧パルス印加で低抵抗化した。そして、最初は抵抗値のばらつきが大きいものの、＋３．０Ｖの電圧パルス印加で高抵抗化するとともに、−２．０Ｖの電圧パルス印加で低抵抗化することで、比較的良好に抵抗変化を起こしていた。しかしながら、１６３回目の電圧パルスの印加（＋３．０Ｖ）で高抵抗状態に変化後、１６４回目の電圧パルスとして−２．０Ｖの電圧パルスを印加しても低抵抗化しなくなってしまった。その後、＋３．０Ｖと−２．０Ｖの電圧パルスを交互に印加しても低抵抗化が起こらず、所謂、高抵抗貼り付きが発生してまった。以上のように、低抵抗貼り付きを抑制する目的で、低抵抗化の電圧の大きさを小さくすると、高抵抗貼り付きが発生してしまうことがわかった。
この結果から、通常動作は十分に高抵抗化と低抵抗化とが起こるような電圧を印加し（図２の結果では−２．５Ｖと＋３．０Ｖ）、高抵抗値が所定の閾値（図３Ａ〜図３Ｅの例では２．０×１０6）を越えた場合にのみ、次の低抵抗化を通常の低抵抗化のためのパルスの電圧よりも低い電圧（絶対値で小さい電圧）で行うという方法が、低抵抗貼り付きの抑制には有効であることが分かった。
［低抵抗貼り付き防止のメカニズム］
次になぜ低抵抗貼り付きが発生するのかと、なぜ上記の方法で低抵抗貼り付きが抑制できるかについて簡単に説明する。
まず、図３Ａにおける貼り付きが発生する直前の様子を見直す。図５Ａは図３Ａのデータをプロットし直した結果である。この図で横軸は高抵抗状態における抵抗値(高抵抗値)であり、縦軸はその次の低抵抗状態における抵抗値(低抵抗値)を示している。つまり、図５Ａは、電気的パルスを加えて抵抗変化を起こさせた時の高抵抗値と低抵抗値との相関を示している。例えば、図中のＡで示した点のデータは、約１０5Ωの高抵抗状態にあった試料に−２．５Ｖの電圧を印加して低抵抗化させると、４７７０Ω程度に抵抗値が変化したことを意味している。なお、図５Ａは図３Ａの、パルス回数が１１回目から２００回目までをプロットした結果であり、貼り付きが発生してしまった点のデータは除外した。またこの図で、○をつけた点は、この直後に貼り付きが起こったことを示している。例えば、図中のＢのデータは高抵抗値が３×１０6Ωで、次の低抵抗値が約２７００Ωとなり、その次の高抵抗化時にうまく高抵抗化せず貼り付きが発生したことを示している。
このデータを見ると、高抵抗値と次の低抵抗値との関係を示す特性は、全体の傾向として右下がりの傾向がある。これは高抵抗値が高いと次の低抵抗値が低くなるということを示している。そして貼り付きが発生する直前のデータは右下に固まって存在している。つまり、高抵抗値がある値より高くなるとともに、それに続く低抵抗値が別のある値より低くなる場合に、最終的に貼り付きが発生したことが分かる。
また、図３Ａ〜図３Ｅのデータを取得した試料以外の試料でも同様のデータの解析を行ってみた。その一例を図５Ｂに示す。このデータを取得した試料は図３Ａ〜図３Ｅのデータを取得した試料とほぼ同じ構造の試料である。この図でも、データの特性は全体的に右下がりの傾向があり、貼り付きが発生する直前の高抵抗値は非常に高く、かつ次の低抵抗値は低くなっているのが分かる。つまり、高抵抗値がある値より高くなった後に低抵抗値が低くなって、その次に貼り付きが発生するという現象は、図３Ａ〜図３Ｅのデータを取得した試料に固有の現象ではないことが分かる。
それではなぜこのようなプロセスを経て、貼り付きが発生するかについてであるが、これは、電圧パルス印加時の不揮発性記憶素子１００への電圧のかかり方の違いによって説明できると考えられる。
上述のように、本実施の形態では、図２のように、不揮発性記憶素子１００と直列に回路抵抗２０２を接続した状態で、端子２０３と端子２０４との間に電圧を印加して抵抗変化を生じさせた。この場合、端子２０３と端子２０４へ印加する電圧をＶ、不揮発性記憶素子１００の抵抗値をＲ１、回路抵抗２０２の抵抗値をＲ２とすると、不揮発性記憶素子１００に印加される電圧は、Ｒ１／（Ｒ１＋Ｒ２）×Ｖとなる。この式は、不揮発性記憶素子１００の抵抗値Ｒ１が高ければ高い程、不揮発性記憶素子１００へ大きな電圧が印加されるということを意味している。
今、高抵抗状態の不揮発性記憶素子１００に負の電圧を印加して低抵抗状態へと変化させる場合を考えると、高抵抗値が高ければ高い程、負の大きな電圧が不揮発性記憶素子１００に印加されることになる。すると、不揮発性記憶素子１００はこの負の大きな電圧によって、過度に低抵抗化が起こってしまう。この過度に低抵抗化してしまった不揮発性記憶素子１００に、高抵抗化のための正の電圧パルスを印加すると、今度は、回路抵抗２０２にある程度の大きな分圧が印加されるため、不揮発性記憶素子１００に有効的に電圧が印加されないという状況に陥る。この結果、不揮発性記憶素子１００は高抵抗化されず、低抵抗状態に貼り付いた状態となってしまうと考えられる。
従って、低抵抗貼り付きを防止するには、過度に低い低抵抗状態へと不揮発性記憶素子１００が陥らないようにすればよいということになる。本実施の形態で説明した不揮発性記憶素子１００の駆動方法はまさにこれを実現する方法に他ならない。すなわち、不揮発性記憶素子１００の高抵抗値が低抵抗貼り付きを起こす所定の閾値を越えて高くなってしまった場合に、次の低抵抗化を、通常の低抵抗化電圧より絶対値が小さな負の電圧を端子２０３と端子２０４へ印加することで行うことによって不揮発性記憶素子１００が過度に小さな抵抗値になるのを防ぎ、その結果として低抵抗貼り付きの予防が可能になるのである。
［その他］
上記の実施の形態では、抵抗変化させるための電気的パルスの電圧（第１の低抵抗化電圧及び高抵抗化電圧）の大きさをそれぞれ−２．５Ｖと＋３．０にしたが、電圧の大きさはこれに限定されるものではない。
また、電圧パルスの幅として、１００ｎｓを用いたが、パルス幅はこれには限定されない。実際に上記実施の形態に用いた試料は、パルス幅２０ｎｓ程度でも、１００μｓ程度でも動作が可能である。
また、高抵抗状態の抵抗値の閾値を２×１０6Ωとし、これを越えた場合に低抵抗化のために印加する電気的パルスの電圧(第２の低抵抗化電圧)を−２．０Ｖとしたが、これらの閾値及び印加電圧値はこれらの値に限定されない。なお、これらの値は、不揮発性記憶素子１００の特性によって決まる値である。
また、上記では、高抵抗化するための電圧パルス、及び低抵抗化するための電圧パルスをそれぞれ一つずつ印加したが、複数個に分割して印加してもよい。
つまり、高抵抗化電圧、第１の低抵抗化電圧、第２の低抵抗化電圧、及び低抵抗貼り付きが発生する高抵抗値の閾値等は、抵抗変化材料、その膜厚、抵抗変化素子の構造、及びその大きさ等によって変わり、歩留及び信頼性を考慮して実験的に求める必要がある。
また、上記の実施の形態では、抵抗変化層１０６が２層から成る場合について説明したが、本発明はこれに限定されない。例えば、第１の酸素不足型Ｔａ酸化物層は、抵抗値が異なる複数層の酸素不足型Ｔａ酸化物層によって構成されていてもよいし、第１の酸素不足型Ｔａ酸化物層中で連続的に酸素濃度が変化するように構成されていてもよい。つまり、抵抗変化層１０６は、酸素濃度の異なる少なくとも２層の酸素不足型の遷移金属の酸化物層を含めばよい。また、少なくとも２層の酸化物層のうち、最も酸素濃度の高い酸化物層が上部電極１０７又は下部電極１０３に接触していればよい。
また、抵抗変化層１０６には、製造工程において混入される金属又は気体原子の不純物を含んでいてもよい。また、抵抗変化層１０６には、抵抗値を微調整することを目的として、意図的に少量の不純物を混ぜてもかまわない。例えば、抵抗変化層１０６に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
したがって、酸素不足型の遷移金属酸化物を抵抗変化層に用いた不揮発性記憶素子について、抵抗変化層を、ＭＯxで表される組成を有する酸素不足型の第１の遷移金属酸化物を含む第１の領域と、ＭＯy（但し、ｘ＜ｙ）で表される組成を有する第２の遷移金属酸化物を含む第２の領域とを有した構成とした場合、前記第１の領域及び前記第２の領域は、対応する組成の遷移金属酸化物のほかに、所定の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。
また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
さらに、上記の実施の形態では、酸素不足型のＴａ酸化物を使った不揮発性記憶素子の特性について述べたが、本発明はこれに限定はされない。すなわち、上述のメカニズムから、過度に低抵抗化される可能性のある抵抗変化型の不揮発性記憶素子ならば、どのような素子でも効果があると考えられる。特に異なる極性の電圧印加で抵抗が変化するようなバイポーラ型のスイッチング動作を示す不揮発性記憶素子では有効であると考えられる。
また、本実施の形態のＴａ酸化物以外で上記のような不揮発性記憶素子を実現できる材料として、遷移金属酸化物が考えられる。例えば、上記で説明したＴａの酸化物以外には、ハフニウム（Ｈｆ）酸化物を使った不揮発性記憶素子がある。また、ニッケル（Ｎｉ）、ニオブ（Ｎｂ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、銅（Ｃｕ）、クロム（Ｃｒ）等の遷移金属の酸素不足型の酸化物を用いた抵抗変化型の不揮発性記憶素子でも、抵抗変化層が高酸素濃度層と低酸素濃度層との積層構造を含む構成である場合、本発明の方法によって低抵抗貼り付きを抑制できると考えられる。
例えば、ハフニウム酸化物の積層構造を採用する場合は、第１のハフニウム酸化物の組成をＨｆＯxとし、第２のハフニウム酸化物の組成をＨｆＯyとすると、０．９≦ｘ≦１．６ 程度であって、ｙが１．８＜ｙ 程度で、第２のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
また、ジルコニウム酸化物の積層構造を採用する場合は、第１のジルコニウム酸化物の組成をＺｒＯxとし、第２のジルコニウム酸化物の組成をＺｒＯyとすると、０．９≦ｘ≦１．４ 程度であって、ｙが１．９＜ｙ 程度で、第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
また、ハフニウム酸化物の場合は、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のハフニウム酸化物層を形成する。第２のハフニウム酸化物層は、この第１のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のハフニウム酸化物層の表面を暴露することにより形成できる。第１のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
ジルコニウム酸化物の場合は、Ｚｒターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は、この第１のジルコニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより形成できる。第１のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
（第２の実施の形態）
本発明の第２の実施の形態では、第１の実施の形態で説明した不揮発性記憶素子の駆動方法を適用した不揮発性記憶装置について説明する。
図６は、本発明の第２の実施の形態に係る不揮発性記憶装置８００の構成を示す図である。
図６に示す不揮発性記憶装置８００は、メモリ本体部８０１と、アドレス入力回路８０９と、制御回路８１０と、書き込み用電源８１１とを備える。また、メモリ本体部８０１は、メモリアレイ８０２と、列選択回路８０３と、センスアンプ８０４と、データ出力回路８０５と、書き込み回路８０６と、行ドライバ８０７と、行選択回路８０８と、データ入力回路８１５とを含む。
メモリアレイ８０２は、行及び列方向に配置された複数のメモリセル８２０と、行毎に一つ設けられたワード線８２２と、列毎に一つ設けられたビット線８２４とを含む。ソース線８２３は、図６では２行毎に１つ設けられているが、１行毎に設けてもよいし、列方向に設けて、列方向に共通するトランジスタのソース線を共通に接続してもよい。その場合、ソース線ドライバ回路ＳＬＤは列選択回路側に配置される。
各メモリセル８２０は、互いに直列に接続された不揮発性記憶素子１００とトランジスタ８２１とを含む。
なお、図６では一つのメモリセル８２０において、一つの不揮発性記憶素子１００に一つのトランジスタ８２１が直列に接続される、所謂１Ｔ１Ｒ型を示しているが、一つのメモリセルにおいて、一つの不揮発性記憶素子に一つのダイオードが直列に接続される、所謂１Ｄ１Ｒ型を用いてもよい。その場合、メモリセル８２０は２端子となり、各端子にビット線とワード線のいずれか一方が接続される。また、ソース線及びソースドライバ回路ＳＬＤは不要となる。
不揮発性記憶素子１００は、第１の実施の形態にて説明した不揮発性記憶素子である。この不揮発性記憶素子１００の上部電極１０７及び下部電極１０３の一方は、対応する列のビット線８２４に電気的に接続されており、他方は、トランジスタ８２１を介して、対応する行のソース線８２３に電気的に接続されている。また、トランジスタ８２１のゲートは対応する行のワード線８２２に接続されている。
なお、以下では、メモリセル８２０に含まれる不揮発性記憶素子１００が高抵抗状態である場合、当該メモリセル８２０が高抵抗状態であると記す。同様に、メモリセル８２０に含まれる不揮発性記憶素子１００が低抵抗状態である場合、当該メモリセル８２０が低抵抗状態であると記す。
以下に不揮発性記憶装置８００を構成する主要な回路の役割について簡単に説明する。
アドレス入力回路８０９は、外部装置から入力されたアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号及び列アドレス信号を生成する。また、アドレス入力回路８０９は、生成した行アドレス信号を行選択回路８０８へ供給するとともに、生成した列アドレス信号を列選択回路８０３へ供給する。ここで、アドレス信号は、複数のメモリセル８２０のうちの選択する特定のメモリセル８２０のアドレスを示す信号である。
行選択回路８０８は、アドレス入力回路８０９から供給された行アドレス信号を受け取り、当該行アドレス信号に基づき、選択する行のワード線８２２及びソース線８２３にそれぞれ、メモリセルを構成するトランジスタをオンさせるような所定の電圧及びソース線の書き込み用電圧又はソース線の読み出し用電圧を印加するように行ドライバ８０７を制御する。また、行選択回路８０８は、非選択の行のワード線８２２には、メモリセルを構成するトランジスタをオフさせるような所定の電圧を印加するように行ドライバ８０７を制御する。
列選択回路８０３は、アドレス入力回路８０９から供給された列アドレス信号を受け取り、当該列アドレス信号に基づき、選択する列のビット線８２４に対して、ビット線の書き込み用電圧又はビット線の読み出し用電圧を印加するとともに、非選択のビット線８２４に対しては、非選択電圧を印加する。
また、センスアンプ８０４は、大きく分けて二つの役割を持っている。一つは、選択したメモリセル８２０が低抵抗状態であるか、高抵抗状態であるかの判定を行い、これを論理結果として出力し、当該メモリセル８２０に記憶されているデータの状態を判定することである。その結果得られた出力データは、データ出力回路８０５を介して、外部装置へ出力される。もう一つは、高抵抗状態のレベル（高抵抗値）を判定する役割である。すなわち、不揮発性記憶素子１００の高抵抗値が、低抵抗貼り付きを起こす所定の閾値を越えているか否かを判定する役割を担っている。また、センスアンプ８０４は、この情報を、制御回路８１０へと供給する。
書き込み回路８０６は、データ入力回路８１５を介して、外部装置から入力された入力データに応じた書き込み用電圧を、列選択回路８０３にて選択されたビット線８２４に印加する。
書き込み用電源８１１は、通常の高抵抗化用電源（ＲＨ化用電源）８１３及び第１低抵抗化用電源（第１ＲＬ化用電源）８１２の他に、第２低抵抗化用電源（第２ＲＬ化用電源）８１４を備えている。
ＲＨ化用電源８１３は、高抵抗化書き込みに用いられる高抵抗化電圧ＶＲＨを生成する。
第１ＲＬ化用電源８１２は、通常の低抵抗化書き込みに用いられる第１低抵抗化電圧ＶＲＬ１を生成する。
第２ＲＬ化用電源８１４は、不揮発性記憶素子１００の高抵抗値が所定の閾値を越えた場合に低抵抗化に用いられる第２低抵抗化電圧ＶＲＬ２を生成する。ここで、第２低抵抗化電圧ＶＲＬ２の絶対値は第１低抵抗化電圧ＶＲＬ１の絶対値よりも小さい。
制御回路８１０は、外部から入力されたコントロール信号に応じて不揮発性記憶装置８００の動作を制御する。具体的には、制御回路８１０は、データの書き込みサイクルにおいては、選択されたメモリセル８２０に含まれる不揮発性記憶素子１００に対してデータが書き込まれるように書き込み用電源８１１と書き込み回路８０６とを制御する。ここでは、制御回路８１０は、書き込み時の電圧パルスの電圧レベルを指示する電圧設定信号８１６を書き込み用電源８１１へ供給する。また、制御回路８１０は、データ入力回路８１５に入力された入力データに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路８０６へ供給する(図示せず)。
具体的には、制御回路８１０は、選択されたメモリセル８２０を高抵抗化する場合には、ＲＨ化用電源８１３によって生成された高抵抗化電圧ＶＲＨを書き込み回路８０６及び行ドライバ８０７に供給し、対応するビット線８２４とソース線８２３との間に所定の高抵抗化電圧が印加されるようにする。
一方で選択されたメモリセル８２０を低抵抗化する場合には、制御回路８１０は、まず、該当のメモリセル８２０の抵抗値をセンスアンプ８０４で検出し、その値が低抵抗貼り付きを起こす所定の閾値を越えているか否かを判定する。そして制御回路８１０は、該当のメモリセル８２０の抵抗値が上記閾値を超えていなければ第１ＲＬ化用電源８１２で生成された第１低抵抗化電圧ＶＲＬ１を書き込み回路８０６及び行ドライバ８０７へ供給し、対応するビット線８２４とソース線８２３との間に所定の第１低抵抗化電圧が印加されるようにする。逆に、該当のメモリセル８２０の抵抗値が上記閾値を越えていれば第２ＲＬ化用電源８１４で生成された第２低抵抗化電圧ＶＲＬ２を書き込み回路８０６及び行ドライバ８０７へ供給し、対応するビット線８２４とソース線８２３との間に所定の第２低抵抗化電圧が印加されるようにする。ここで、第１低抵抗化電圧の振幅は第２低抵抗化電圧の振幅より大きい。
以上のような構成によって、本実施の形態に係る不揮発性記憶装置８００は、メモリセル８２０に含まれる抵抗変化型の不揮発性記憶素子１００の低抵抗貼り付きを起こさなくすることが可能となる。
なお、図６では、第１ＲＬ化用電源８１２及び第２ＲＬ化用電源８１４は、それぞれ独立した回路で構成する例を示したが、一つの電源回路で第１ＲＬ化用電源８１２及び第２ＲＬ化用電源８１４の機能を実現してもよい。例えば、書き込み用電源８１１は、第１低抵抗化電圧ＶＲＬ１及び第２低抵抗化電圧ＶＲＬ２を選択的に生成する可変電源を備えてもよい。
以下、本実施の形態に係る不揮発性記憶装置８００の動作を説明する。
図６に示した不揮発性記憶装置８００を実際に使用する場合には、いくつかの駆動方法が考えられる。
第１の方法は、メモリセル８２０を低抵抗化させる直前に、当該メモリセル８２０の抵抗値を測定し、測定結果に応じて低抵抗化書き込み電圧を選択する方法である。
第２の方法は、メモリセル８２０を高抵抗化させた直後に、書き込み後の高抵抗値を測定し、測定した高抵抗値が所定の閾値を越えていれば、高抵抗値が正常な値になるように、再度、高抵抗化をし直す方法である。
図７は、上記第１の方法のフローチャートである。
図７に示すように、制御回路８１０は、低抵抗化の際に、まず、書き込み対象の高抵抗状態のメモリセル８２０の抵抗値を測定し（Ｓ１０１）、測定した抵抗値が所定の閾値以上か否かを判定する（Ｓ１０２）。
測定した抵抗値が上記閾値未満の場合（Ｓ１０２でＮｏ）、制御回路８１０は、第１低抵抗化電圧ＶＲＬ１を用いて書き込み対象のメモリセル８２０を低抵抗化する（Ｓ１０３）。
一方、測定した抵抗値が上記閾値以上の場合（Ｓ１０２でＹｅｓ）、制御回路８１０は、第２低抵抗化電圧ＶＲＬ２を用いて書き込み対象のメモリセル８２０を低抵抗化する（Ｓ１０４）。
図８は、上記第２の方法のフローチャートである。
図８に示すように、制御回路８１０は、高抵抗化の際に、まず、高抵抗化電圧ＶＲＨを用いて書き込み対象のメモリセル８２０を高抵抗化する（Ｓ２０１）。
次に、制御回路８１０は、高抵抗化した書き込み対象のメモリセル８２０の抵抗値を測定し（Ｓ２０２）、測定した抵抗値が所定の閾値以上か否かを判定する（Ｓ２０３）。
測定した抵抗値が上記閾値以上の場合（Ｓ２０３でＹｅｓ）、制御回路８１０は、第２低抵抗化電圧ＶＲＬ２を用いて書き込み対象のメモリセル８２０を低抵抗化したうえで（Ｓ２０４）、再度、ステップＳ２０１以降の処理を行う。つまり、制御回路８１０は、高抵抗化後の抵抗値が上記閾値未満になるまで（Ｓ２０３でＮｏ）、ステップＳ２０１〜Ｓ２０４の処理を繰り返す。
ここで、本発明の最も重要なポイントは、高抵抗値が所定の閾値を越えて大きくなってしまった場合に、不揮発性記憶素子１００に実効的に小さな電圧（通常動作電圧よりも絶対値で小さな電圧）を印加して低抵抗化する点にある。
具体的には、上記例では、制御回路８１０は、高抵抗値が所定の閾値より小さい場合、不揮発性記憶素子１００と抵抗素子（回路抵抗２０２、図６には図示せず）とで構成される直列回路の両端に、第１低抵抗化電圧ＶＲＬ１を印加することにより、不揮発性記憶素子１００の上部電極１０７と下部電極１０３との間に、第１電圧ＶＬ１を印加している。また、制御回路８１０は、高抵抗値が所定の閾値以上の場合、不揮発性記憶素子１００と抵抗素子（回路抵抗２０２）とで構成される直列回路の両端に、第２低抵抗化電圧ＶＲＬ２を印加することにより、不揮発性記憶素子１００の上部電極１０７と下部電極１０３との間に、第１電圧ＶＬ１より小さい第２電圧ＶＬ２を印加している。
従って、不揮発性記憶素子１００に印加する電圧を変更できるならば、上記のような直列回路への印加電圧を直接変化させるような方法を用いなくともよい。つまり、印加電圧自体の大きさは変えずに、負荷抵抗等を利用して、不揮発性記憶素子１００に実効的に印加される電圧の大きさを変更してもよい。
また、図９に示すように、図７のフローチャートにおいて、低抵抗化時に、抵抗値測定（Ｓ１０１）及び高抵抗値の判定（Ｓ１０２）を省略し、まず第２低抵抗化電圧で低抵抗化した（Ｓ１０４）後、さらに第１低抵抗化電圧を印加するステップ（Ｓ１０３）を全ての低抵抗化時に適用してもよい。
さらに、図１０に示すように、図８のフローチャートにおいて、高抵抗化時に、抵抗値測定（Ｓ２０２）及び高抵抗値の判定（Ｓ２０３）を省略し、まず高抵抗化電圧で高抵抗化した（Ｓ２０１）後、第２低抵抗化電圧で低抵抗化し（Ｓ２０４）、さらに高抵抗化電圧を印加するステップ（Ｓ２０５）を全ての高抵抗化時に適用してもよい。
このような構成とすることにより、書き込みより時間を要する読み出し工程を減らし、動作速度を向上させることができる。
（変形例１）
図１１は、負荷抵抗等を利用して、不揮発性記憶素子１００に実効的に印加される電圧の大きさを変更する不揮発性記憶装置８００Ａのブロック図である。図１１に示す不揮発性記憶装置８００Ａは、図６に示す不揮発性記憶装置８００の構成に対して、書き込み用電源８１１Ａの構成が書き込み用電源８１１と異なる。また、不揮発性記憶装置８００Ａは、さらに、可変抵抗素子８３０を備える。
具体的には、書き込み用電源８１１Ａは、第１ＲＬ化用電源８１２及びＲＨ化用電源８１３のみを備え、第２ＲＬ化用電源８１４を備えない。
可変抵抗素子８３０は、第１ＲＬ化用電源８１２とメモリセル８２０との間に実質的に直列に接続されている。
また、不揮発性記憶装置８００Ａでは、制御回路８１０は、高抵抗値が所定の閾値より小さい場合、可変抵抗素子８３０の抵抗値を第１抵抗値に設定するとともに、メモリセル８２０と可変抵抗素子８３０とで構成される直列回路の両端に、低抵抗化電圧ＶＲＬを印加することにより、不揮発性記憶素子１００と回路抵抗２０２（図示せず)とで構成される直列回路の両端に、第１低抵抗化電圧ＶＲＬ１を印加し、不揮発性記憶素子１００の上部電極１０７と下部電極１０３との間に、第１電圧ＶＬ１を印加する。
また、制御回路８１０は、高抵抗値が所定の閾値以上の場合、可変抵抗素子８３０の抵抗値を上記第１抵抗値より高い第２抵抗値に設定するとともに、不揮発性記憶素子１００と可変抵抗素子８３０とで構成される直列回路の両端に、低抵抗化電圧ＶＲＬを印加することにより、不揮発性記憶素子１００と回路抵抗２０２（図示せず)とで構成される直列回路の両端に、第２低抵抗化電圧ＶＲＬ２を印加し、不揮発性記憶素子１００の上部電極１０７と下部電極１０３との間に、第１電圧ＶＬ１より小さい第２電圧ＶＬ２を印加する。
以下、可変抵抗素子８３０の構成例を説明する。
例えば、図１２Ａは、可変抵抗素子８３０の一例を示す図である。図１２Ａに示す可変抵抗素子８３０は、第１抵抗素子８３１及び第２抵抗素子８３２と、スイッチ８３３とを備える。
第１抵抗素子８３１、第２抵抗素子８３２及び不揮発性記憶素子１００は、この順で直列に接続されている。
スイッチ８３３は、第２抵抗素子８３２及び不揮発性記憶素子１００で構成される第１直列回路の両端に低抵抗化電圧ＶＲＬを印加するか、第１抵抗素子８３１、第２抵抗素子８３２及び不揮発性記憶素子１００で構成される第２直列回路の両端に低抵抗化電圧ＶＲＬを印加するかを切り替える。
この構成において、制御回路８１０は、上記第１直列回路の入力端子の両端に低抵抗化電圧ＶＲＬを印加することにより上記第１直列回路の出力端子の両端に第１低抵抗化電圧ＶＲＬ１を発生させ、不揮発性記憶素子１００の上部電極１０７と下部電極１０３との間に、第１電圧ＶＬ１を印加する。
また、制御回路８１０は、上記第２直列回路の入力端子の両端に低抵抗化電圧ＶＲＬを印加することにより上記第２直列回路の出力端子の両端に第２低抵抗化電圧ＶＲＬ２を発生させ、不揮発性記憶素子１００の上部電極１０７と下部電極１０３との間に、第１電圧ＶＬ１より小さい第２電圧ＶＬ２を印加する。言い換えると、制御回路８１０は、高抵抗値が所定の閾値以上の場合、通常の経路に第１抵抗素子８３１を直列に挿入することにより、不揮発性記憶素子１００の両端に印加される電圧を下げる。
このように、不揮発性記憶装置８００は、通常動作時の低抵抗化電圧と同じ低抵抗化電圧ＶＲＬを第１ＲＬ化用電源８１２が出力する構成であっても、不揮発性記憶素子１００の高抵抗値が所定の閾値以上の場合に、不揮発性記憶素子１００にかかる実効的な電圧の絶対値を通常時の低抵抗化電圧より小さくすることができるので、低抵抗貼り付きを防止できる。
なお、図１１では、可変抵抗素子８３０を、他の回路と独立した要素として記載しているが、当該可変抵抗素子８３０の一部を他の回路と共用してもよい。例えば、第２抵抗素子８３２の一部又は全ては、上述した回路抵抗２０２（実使用時のダイオード、トランジスタ及び配線抵抗のいずれか１以上に相当する）であってもよい。
図１２Ｂは、可変抵抗素子８３０の別の例を示す図である。図１２Ｂに示す可変抵抗素子８３０は、第１抵抗素子８３５と、第２抵抗素子８３６と、スイッチ８３７とを備える。
第１抵抗素子８３５及び第２抵抗素子８３６は、互いに並列に接続されている。また、第２抵抗素子８３６の抵抗値は第１抵抗素子８３５の抵抗値より高い。
スイッチ８３７は、第１抵抗素子８３５及び不揮発性記憶素子１００で構成される第１直列回路の入力端子の両端に低抵抗化電圧ＶＲＬを印加するか、第２抵抗素子８３６及び不揮発性記憶素子１００で構成される第２直列回路の入力端子の両端に低抵抗化電圧ＶＲＬを印加するかを切り替える。
この構成において、制御回路８１０は、上記第１直列回路の入力端子の両端に低抵抗化電圧ＶＲＬを印加することにより上記第１直列回路の出力端子の両端に第１低抵抗化電圧ＶＲＬ１を発生させ、不揮発性記憶素子１００の上部電極１０７と下部電極１０３との間に、第１電圧ＶＬ１を印加する。
また、制御回路８１０は、上記第２直列回路の入力端子の両端に低抵抗化電圧ＶＲＬを印加することにより上記第２直列回路の出力端子の両端に第２低抵抗化電圧ＶＲＬ２を発生させ、不揮発性記憶素子１００の上部電極１０７と下部電極１０３との間に、第１電圧ＶＬ１より小さい第２電圧ＶＬ２を印加する。
このように、不揮発性記憶装置８００は、通常動作時の低抵抗化電圧と同じ低抵抗化電圧ＶＲＬを第１ＲＬ化用電源８１２が出力する構成であっても不揮発性記憶素子１００にかかる実効的な電圧の絶対値を小さくすることができるので、低抵抗張り付きを防止できる。
なお、第１抵抗素子８３５及び第２抵抗素子８３６の少なくとも一方の一部又は全ては、上述した回路抵抗２０２（実使用時のダイオード、トランジスタ及び配線抵抗のいずれか１以上に相当する）であってもよい。
図１３は、可変抵抗素子８３０の別の例を示す図である。図１３に示す可変抵抗素子８３０は、負荷抵抗調整用のトランジスタ８４０を含む。制御回路８１０は、トランジスタ８４０のゲート電圧を変更することにより、トランジスタ８４０のオン抵抗を変更する。これにより、制御回路８１０は、可変抵抗素子８３０の抵抗値を変更する。例えば、制御回路８１０は、トランジスタ８４０のゲートに第１電圧を印加することでトランジスタ８４０のオン抵抗を第１抵抗値にし、トランジスタ８４０のゲートに第１電圧より低い第２電圧を印加することでトランジスタのオン抵抗を第１抵抗値より高い第２抵抗値にする。
なお、トランジスタ８４０は、不揮発性記憶素子１００の両端に印加される電圧を下げるために専用に設けられたトランジスタ８４０でもよいし、元々、第１ＲＬ化用電源８１２と不揮発性記憶素子１００との間に設けられているトランジスタとであってもよい。例えば、列選択回路８０３、書き込み回路８０６、又は行ドライバ８０７に含まれるトランジスタをトランジスタ８４０として用いてもよいし、メモリセル８２０に含まれるトランジスタ８２１をトランジスタ８４０として用いてもよい。
また、可変抵抗素子８３０は、ゲート電圧が調整できるトランジスタ又はその組み合わせ回路であってもよい。トランジスタのゲート電圧を変えるとトランジスタのオン抵抗を変えることができるためである。
（変形例２）
上記説明では、本発明の実施の形態に係る不揮発性記憶装置が、高抵抗値が所定の閾値を越えた場合に、不揮発性記憶素子１００に通常動作電圧よりも絶対値が小さな電圧を印加して低抵抗化する場合を例に述べたが、本実施の形態に係る不揮発性記憶装置の特徴は、高抵抗値が所定の閾値を越えた場合に、低抵抗化書き込みを、通常時より弱い書き込み条件で行うことである。
つまり、当該不揮発性記憶装置は、高抵抗値が所定の閾値より小さい場合、第１書き込み条件で低抵抗化書き込みを行い、高抵抗値が所定の閾値以上の場合、第１書き込み条件より弱い第２書き込み条件で低抵抗化書き込みを行うことを特徴とする。
ここで、弱い書き込み条件とは、低抵抗化書き込み又は高抵抗化書き込みによる抵抗値の変化が少ない書き込み条件である。言い換えると、弱い書き込み条件とは、低抵抗化後の抵抗値が高くなる書き込み条件であり、高抵抗化後の抵抗値が低くなる書き込み条件である。具体的には、弱い書き込み条件とは、上述したように低抵抗化電圧が低い書き込み条件、又は低抵抗化電圧を印加する時間が短い書き込み条件である。
以下では、高抵抗値が所定の閾値以上の場合、不揮発性記憶素子１００に、通常動作電圧と同じ電圧を通常動作時よりも短い時間印加する場合を説明する。具体的には、当該不揮発性記憶装置は、通常動作時よりもパルス幅を短くする、又はパルス回数を少なくする。
図１４は、変形例２における第１の方法のフローチャートである。なお、ステップＳ１０１及びＳ１０２は、図７に示す処理と同様であり、説明は省略する。
ステップＳ１０１で測定した抵抗値が上記閾値未満の場合（Ｓ１０２でＮｏ）、制御回路８１０は、第１時間の間、不揮発性記憶素子１００に低抵抗化電圧ＶＲＬを印加することにより、書き込み対象のメモリセル８２０を低抵抗化する（Ｓ１１３）。
一方、測定した抵抗値が上記閾値以上の場合（Ｓ１０２でＹｅｓ）、制御回路８１０は、第２時間の間、不揮発性記憶素子１００に低抵抗化電圧ＶＲＬを印加することにより、書き込み対象のメモリセル８２０を低抵抗化する（Ｓ１１４）。ここで、第２時間は第１時間より短い。
このように、不揮発性記憶素子１００に低抵抗化電圧ＶＲＬを印加する時間を制御することでも、上記の電圧値を制御する場合と同様のに、低抵抗貼り付きを抑制できる。
図１５は、変形例２における第２の方法のフローチャートである。なお、ステップＳ２０１〜Ｓ２０３は、図８に示す処理と同様であり、説明は省略する。
ステップＳ２０２で測定した抵抗値が上記閾値以上の場合（Ｓ２０３でＹｅｓ）、制御回路８１０は、第２時間の間、不揮発性記憶素子１００に低抵抗化電圧ＶＲＬを印加することにより、書き込み対象のメモリセル８２０を低抵抗化したうえで（Ｓ２１４）、再度、ステップＳ２０１以降の処理を行う。
つまり、制御回路８１０は、高抵抗化後の抵抗値が閾値未満になるまで（Ｓ２０３でＮｏ）、上記の処理を繰り返す。
なお、ここでは、電圧値を制御する場合と、電圧印加時間を制御する場合とを個別に記載したが、電圧値と電圧印加時間とを共に制御してもよい。例えば、制御回路８１０は、測定した抵抗値が閾値未満の場合、第１時間の間、不揮発性記憶素子１００に第１低抵抗化電圧ＶＲＬ１を印加し、測定した抵抗値が上記閾値以上の場合、制御回路８１０は、第２時間の間、不揮発性記憶素子１００に第２低抵抗化電圧ＶＲＬ２を印加する。ここで、第２時間と第２低抵抗化電圧ＶＲＬ２との積は、第１時間と第１低抵抗化電圧ＶＲＬ１との積より小さい。
（変形例３）
上記説明では、本発明の実施の形態に係る不揮発性記憶装置が、抵抗値に応じて第１低抵抗化電圧ＶＲＬ１と第２低抵抗化電圧ＶＲＬ２との２つの電圧を切り替える例を述べたが、当該不揮発性記憶装置は、抵抗値に応じて３つ以上の電圧値を切り替えてもよい。
以下、抵抗値に応じて３つの電圧値を切り替える場合の動作を説明する。
図１６は、変形例３における第１の方法のフローチャートである。
図１６に示すように、制御回路８１０は、ステップＳ１０１で測定した抵抗値が第１閾値以上か否か及び第２閾値以上か否かを判定する（Ｓ１２２及びＳ１２５）。ここで、第２閾値は第１閾値より大きい。つまり、制御回路８１０は、抵抗値が、（１）第１閾値未満であるか、（２）第１閾値以上かつ第２閾値未満であるか、（３）第２閾値以上であるかを判定する。
測定した抵抗値が第１閾値未満の場合（Ｓ１２２でＮｏ）、制御回路８１０は、第１低抵抗化電圧を用いて書き込み対象のメモリセル８２０を低抵抗化する（Ｓ１０３）。
一方、測定した抵抗値が第１閾値以上、かつ第２閾値未満の場合（Ｓ１２２でＹｅｓ、かつＳ１２５でＮｏ）、制御回路８１０は、第２低抵抗化電圧を用いて書き込み対象のメモリセル８２０を低抵抗化する（Ｓ１０４）。
また、測定した抵抗値が第２閾値以上の場合（Ｓ１２２でＹｅｓ、かつＳ１２５でＹｅｓ）、制御回路８１０は、第３低抵抗化電圧を用いて書き込み対象のメモリセル８２０を低抵抗化する（Ｓ１２６）。
ここで、第２低抵抗化電圧は第１低抵抗化電圧より小さく、第３低抵抗化電圧は第２低抵抗化電圧より小さい。
以上により、変形例３に係る不揮発性記憶装置は、抵抗値に応じて、多段階で低抵抗化電圧の電圧値を制御することで、低抵抗貼り付きを防止できるとともに、不揮発性記憶素子１００の抵抗値のばらつきをより低減できる。
図１７は、変形例３における第２の方法のフローチャートである。
図１７に示すように、制御回路８１０は、ステップＳ２０２で測定した抵抗値が第１閾値以上か否か、及び第２閾値以上か否かを判定する（Ｓ２２３及びＳ２２５）。
測定した抵抗値が第１閾値以上、かつ第２閾値未満の場合（Ｓ２２３でＹｅｓ、かつＳ２２５でＮｏ）、制御回路８１０は、第２低抵抗化電圧を用いて書き込み対象のメモリセル８２０を低抵抗化したうえで（Ｓ２０４）、再度、ステップＳ２０１以降の処理を行う。
一方、測定した抵抗値が第１閾値以上、かつ第２閾値以上の場合（Ｓ２２３でＹｅｓ、かつＳ２２５でＹｅｓ）、制御回路８１０は、第３低抵抗化電圧を用いて書き込み対象のメモリセル８２０を低抵抗化したうえで（Ｓ２２６）、再度、ステップＳ２０１以降の処理を行う。
つまり、制御回路８１０は、高抵抗化後の抵抗値が第１閾値未満になるまで（Ｓ２２３でＮｏ）、上記の処理を繰り返す。
（変形例４）
上記説明では、低抵抗貼り付きを防止する例を説明したが、本発明は、高抵抗貼り付きを防止する場合にも適用できる。変形例４では、高抵抗貼り付きを防止する構成について説明する。
図１８は、ｎ回目のパルス印加後の低抵抗値と、ｎ＋１回目のパルス印加後の高抵抗値との関係を示す図である。図１９は、ｎ＋１回目のパルス印加後の高抵抗値と、ｎ＋２回目のパルス印加後の低抵抗値との関係を示す図である。
図１８に示すように、直前の低抵抗値が低い場合、高抵抗化後の高抵抗値が低くなり、直前の低抵抗値が高い場合、高抵抗化後の高抵抗値が高くなる。これは、上述した低抵抗化の場合と同様に、不揮発性記憶素子１００の抵抗値が低いほど、書き込み時に不揮発性記憶素子１００に印加される実質的な電圧が低下することに起因している。
図２０は、変形例４に係る不揮発性記憶装置８００Ｂの構成を示すブロック図である。
図２０に示す不揮発性記憶装置８００Ｂは、図６に示す不揮発性記憶装置８００の構成に対して、書き込み用電源８１１Ｂの構成が書き込み用電源８１１と異なる。
具体的には、書き込み用電源８１１Ｂは、低抵抗化用電源（ＲＬ化用電源８５２）、第１高抵抗化用電源（第１ＲＨ化用電源）８５３と、第２高抵抗化用電源（第２ＲＨ化用電源）８５４とを備えている。
ＲＬ化用電源８５２は、低抵抗化書き込みに用いられる低抵抗化電圧ＶＲＬを生成する。
第１ＲＨ化用電源８５３は、通常の高抵抗化書き込みに用いられる第１高抵抗化電圧ＶＲＨ１を生成する。
第２ＲＨ化用電源８５４は、不揮発性記憶素子１００の低抵抗値が所定の閾値を越えた場合に高抵抗化に用いられる第２高抵抗化電圧ＶＲＨ２を生成する。ここで、第２高抵抗化電圧ＶＲＨ２の絶対値は第１高抵抗化電圧ＶＲＨ１の絶対値よりも小さい。
また、不揮発性記憶装置８００Ｂでは、制御回路８１０は、低抵抗値が閾値より小さい場合、第１高抵抗化電圧ＶＲＨ１を用いて高抵抗化書き込みを行う。また、制御回路８１０は、低抵抗値が上記閾値以上の場合、第２高抵抗化電圧ＶＲＨ２を用いて高抵抗化書き込みを行う。
以上の構成により、変形例４に係る不揮発性記憶装置８００Ｂは、高抵抗貼り付きを防止できる。また、不揮発性記憶装置８００Ｂは、高抵抗貼り付きが発生しない場合でも、高抵抗値が高くなることを抑制できる。上述したように、高抵抗値が高くなった場合に次の低抵抗化において低抵抗貼り付きが発生する可能性が高くなる。つまり、不揮発性記憶装置８００Ｂは、高抵抗値が高くなることを抑制することで、低抵抗貼り付きの発生も抑制できる。同様の理由により、上述した不揮発性記憶装置８００及び８００Ａは、低抵抗貼り付きのみならず、高抵抗貼り付きも抑制できる。
また、本実施の形態に係る不揮発性記憶装置は、このような高抵抗貼り付き又は低抵抗貼り付きが発生しない場合でも、少なくとも、不揮発性記憶素子１００の抵抗値のばらつきを低減できるという効果を有する。
以下、変形例４に係る不揮発性記憶装置８００Ｂの動作を説明する。
図２１は、変形例４における第１の方法のフローチャートである。
図２１に示すように、制御回路８１０は、高抵抗化の際に、まず、書き込み対象の低抵抗状態のメモリセル８２０の抵抗値を測定し（Ｓ３０１）、測定した抵抗値が所定の閾値以上か否かを判定する（Ｓ３０２）。
測定した抵抗値が上記閾値未満の場合（Ｓ３０２でＮｏ）、制御回路８１０は、第１高抵抗化電圧ＶＲＨ１を用いて書き込み対象のメモリセル８２０を高抵抗化する（Ｓ３０３）。
一方、測定した抵抗値が上記閾値以上の場合（Ｓ３０２でＹｅｓ）、制御回路８１０は、第２高抵抗化電圧ＶＲＨ２を用いて書き込み対象のメモリセル８２０を低抵抗化する（Ｓ３０４）。
図２２は、変形例４における第２の方法のフローチャートである。
図２２に示すように、制御回路８１０は、低抵抗化の際に、まず、低抵抗化電圧ＶＲＬを用いて書き込み対象のメモリセル８２０を低抵抗化する（Ｓ４０１）。
次に、制御回路８１０は、低抵抗化した書き込み対象のメモリセル８２０の抵抗値を測定し（Ｓ４０２）、測定した抵抗値が所定の閾値以上か否かを判定する（Ｓ４０３）。
測定した抵抗値が上記閾値以上の場合（Ｓ４０３でＹｅｓ）、制御回路８１０は、第２高抵抗化電圧ＶＲＨ２を用いて書き込み対象のメモリセル８２０を高抵抗化したうえで（Ｓ４０４）、再度、ステップＳ４０１以降の処理を行う。つまり、制御回路８１０は、低抵抗化後の抵抗値が上記閾値未満になるまで（Ｓ４０３でＮｏ）、ステップＳ４０１〜Ｓ４０４の処理を繰り返す。
なお、ここでは、高抵抗化電圧を切り替える例を述べたが、上述した変形例と同様に、不揮発性記憶装置８００Ｂは、不揮発性記憶素子１００と直列に接続される可変抵抗素子の抵抗値を変更することで、不揮発性記憶素子１００に印加される電圧値を変更してもよい。また、不揮発性記憶装置８００Ｂは、高抵抗化電圧が印加される時間を変更してもよい。
また、変形例４で説明した低抵抗値に応じて高抵抗化電圧を切り替える処理と、変形例３までで説明した高抵抗値に応じて低抵抗化電圧を切り替える処理との両方は、抵抗値が所定の閾値より小さい場合には通常の第１電圧を用い、抵抗値が当該閾値以上の場合には、第１電圧より小さい第２電圧を用いるという共通の技術的特徴を有する。
つまり、本実施の形態に係る不揮発性記憶装置は、高抵抗状態及び低抵抗状態の一方の状態における抵抗変化層の抵抗値が所定の閾値以上か否かを判定し、当該抵抗値が閾値より小さい場合、第１書き込み条件で、抵抗変化層を高抵抗状態及び低抵抗状態の一方の状態から他方の状態に変化させ、抵抗変化層の抵抗値が閾値以上の場合、第１書き込み条件より弱い第２書き込み条件で、抵抗変化層を一方の状態から他方の状態に変化させることを特徴とする。
なお、本実施の形態に係る不揮発性記憶装置は、高抵抗値に応じて書き込み条件を変更する制御と、低抵抗値に応じて書き込み条件を変更する制御とを共に行なってもよい。
以上、本発明の実施の形態に係る不揮発性記憶装置について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記の構成例では、ソース線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。
また、上記実施の形態に係る不揮発性記憶装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、本発明の実施の形態に係る不揮発性記憶装置の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
また、上記各実施の形態に係る不揮発性記憶装置及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。
また、上記不揮発性記憶素子の駆動方法に含まれる各ステップが実行される順序は、本発明を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が、他のステップと同時（並列）に実行されてもよい。
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明は、不揮発性記憶装置及び不揮発性記憶素子の動作方法に適用できる。また、本発明は、デジタル家電、メモリカード、携帯型電話機、及びパーソナルコンピュータなどの種々の電子機器に適用できる。
１００ 不揮発性記憶素子
１０１ 基板
１０２ 酸化物層
１０３ 下部電極
１０４ 第１の酸素不足型Ｔａ酸化物層
１０５ 第２の酸素不足型Ｔａ酸化物層
１０６ 抵抗変化層
１０７ 上部電極
２０２ 回路抵抗
２０３、２０４ 端子
８００、８００Ａ、８００Ｂ 不揮発性記憶装置
８０１ メモリ本体部
８０２ メモリアレイ
８０３ 列選択回路
８０４ センスアンプ
８０５ データ出力回路
８０６ 書き込み回路
８０７ 行ドライバ
８０８ 行選択回路
８０９ アドレス入力回路
８１０ 制御回路
８１１、８１１Ａ、８１１Ｂ 書き込み用電源
８１２ 第１ＲＬ化用電源
８１３ ＲＨ化用電源
８１４ 第２ＲＬ化用電源
８１５ データ入力回路
８１６ 電圧設定信号
８２０ メモリセル
８２１ トランジスタ
８２２ ワード線
８２３ ソース線
８２４ ビット線
８３０ 可変抵抗素子
８３１、８３５ 第１抵抗素子
８３２、８３６ 第２抵抗素子
８３３、８３７ スイッチ
８４０ トランジスタ
８５２ ＲＬ化用電源
８５３ 第１ＲＨ化用電源
８５４ 第２ＲＨ化用電源
ＶＬ１ 第１電圧
ＶＬ２ 第２電圧
ＶＲＬ 低抵抗化電圧
ＶＲＬ１ 第１低抵抗化電圧
ＶＲＬ２ 第２低抵抗化電圧
ＶＲＨ 高抵抗化電圧
ＶＲＨ１ 第１高抵抗化電圧
ＶＲＨ２ 第２高抵抗化電圧

Claims (19)

  1. 第１電極と第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子と、
    前記第１電極と前記第２電極との間に第１極性の電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させ、前記第１電極と前記第２電極との間に、前記第１極性と逆の第２極性の電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる制御回路とを備え、
    前記制御回路は、
    前記高抵抗状態における前記抵抗変化層の抵抗値が第１閾値以上か否かを判定し、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記第１電極と前記第２電極との間に、前記第２極性の第１電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させ、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１電極と前記第２電極との間に、前記第２極性、かつ絶対値が前記第１電圧より小さい第２電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる
    不揮発性記憶装置。
  2. 前記不揮発性記憶装置は、さらに、
    前記不揮発性記憶素子と直列に接続される、抵抗成分を有する電気的素子と、
    前記第２極性の第１低抵抗化電圧を生成する第１低抵抗化用電源と、
    前記第２極性、かつ絶対値が前記第１低抵抗化電圧より小さい第２低抵抗化電圧を生成する第２低抵抗化用電源と、を備え、
    前記制御回路は、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記不揮発性記憶素子と前記電気的素子とで構成される直列回路の両端に、前記第１低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第１電圧を印加し、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記直列回路の両端に、前記第２低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第２電圧を印加する
    請求項１記載の不揮発性記憶装置。
  3. 前記不揮発性記憶装置は、さらに、
    前記不揮発性記憶素子と直列に接続される可変抵抗素子と、
    前記第２極性の低抵抗化電圧を生成する低抵抗化用電源と、を備え、
    前記制御回路は、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記可変抵抗素子を第１抵抗値にするとともに、前記不揮発性記憶素子と前記可変抵抗素子とで構成される直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第１電圧を印加し、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記可変抵抗素子を前記第１抵抗値より高い第２抵抗値にするとともに、前記直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第２電圧を印加する
    請求項１記載の不揮発性記憶装置。
  4. 前記可変抵抗素子は、第１抵抗素子と、第２抵抗素子とを含み、
    前記第１抵抗素子、前記第２抵抗素子及び前記不揮発性記憶素子は、この順で直列に接続されており、
    前記制御回路は、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記第２抵抗素子と前記不揮発性記憶素子とで構成される第１直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第１電圧を印加し、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１抵抗素子と前記第２抵抗素子と前記不揮発性記憶素子とで構成される第２直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第２電圧を印加する
    請求項３記載の不揮発性記憶装置。
  5. 前記可変抵抗素子は、互いに並列に接続されている第１抵抗素子と第２抵抗素子とを含み、
    前記第２抵抗素子の抵抗値は前記第１抵抗素子の抵抗値より高く、
    前記制御回路は、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記不揮発性記憶素子と前記第１抵抗素子とで構成される第１直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第１電圧を印加し、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記不揮発性記憶素子と前記第２抵抗素子とで構成される第２直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第１電極と前記第２電極との間に、前記第２電圧を印加する
    請求項３記載の不揮発性記憶装置。
  6. 前記可変抵抗素子は、トランジスタを含み、
    前記制御回路は、前記トランジスタのゲートに印加する電圧を変更することで前記トランジスタのオン抵抗を変更し、これにより、前記可変抵抗素子の抵抗値を変更する
    請求項３記載の不揮発性記憶装置。
  7. 前記制御回路は、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる際に、
    前記高抵抗状態における前記抵抗変化層の抵抗値が前記第１閾値以上か否かを判定し、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記第１電極と前記第２電極との間に、前記第１電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させ、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１電極と前記第２電極との間に、絶対値が前記第１電圧よりも小さい前記第２電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる
    請求項１〜６のいずれか１項に記載の不揮発性記憶装置。
  8. 前記制御回路は、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる際に、
    前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させる第１工程と、
    前記高抵抗状態における前記抵抗変化層の抵抗値が前記第１閾値以上か否かを判定する第２工程と、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１電極と前記第２電極との間に、絶対値が前記第１電圧よりも小さい前記第２電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる第３工程とを、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さくなるまで繰り返す
    請求項１〜６のいずれか１項に記載の不揮発性記憶装置。
  9. 前記抵抗変化層は、酸素濃度の異なる少なくとも２層の遷移金属の酸化物層を含み、
    前記少なくとも２層の酸化物層のうち、最も酸素濃度の高い酸化物層が前記第１電極又は前記第２電極に接触している
    請求項１〜８のいずれか１項に記載の不揮発性記憶装置。
  10. 前記遷移金属はタンタルである
    請求項９記載の不揮発性記憶装置。
  11. 前記不揮発性記憶素子は、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第１閾値以上の場合、次に前記高抵抗状態から前記低抵抗状態に変化させた場合、低抵抗貼り付きを発現する
    請求項１〜１０のいずれか１項に記載の不揮発性記憶装置。
  12. 前記制御回路は、さらに、
    前記高抵抗状態における前記抵抗変化層の抵抗値が前記第１閾値より大きい第２閾値以上か否かを判定し、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第２閾値以上の場合、前記第１電極と前記第２電極との間に、前記第２極性、かつ絶対値が前記第２電圧より小さい第３電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる
    請求項１〜１１のいずれか１項に記載の不揮発性記憶装置。
  13. 第１電極と第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子と、
    前記第１電極と前記第２電極との間に第１極性の電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させ、前記第１電極と前記第２電極との間に、前記第１極性と逆の第２極性の電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる制御回路とを備え、
    前記制御回路は、
    前記高抵抗状態及び前記低抵抗状態の一方の状態における前記抵抗変化層の抵抗値が所定の閾値以上か否かを判定し、
    前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、第１書き込み条件で、前記抵抗変化層を前記高抵抗状態及び前記低抵抗状態の前記一方の状態から他方の状態に変化させ、
    前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第１書き込み条件より弱い第２書き込み条件で、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させる
    不揮発性記憶装置。
  14. 前記制御回路は、
    前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、前記第１書き込み条件として、前記第１電極と前記第２電極との間に、第１電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させ、
    前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第２書き込み条件として、前記第１電極と前記第２電極との間に、絶対値が前記第１電圧より小さい第２電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させる
    請求項１３記載の不揮発性記憶装置。
  15. 前記制御回路は、
    前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、前記第１書き込み条件として、前記第１電極と前記第２電極との間に、第１時間の間、第１電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させ、
    前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第１電極と前記第２電極との間に、前記第１時間より短い第２時間の間、第２電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させる
    請求項１３記載の不揮発性記憶装置。
  16. 前記一方の状態は、前記高抵抗状態であり、
    前記他方の状態は、前記低抵抗状態である
    請求項１３〜１５のいずれか１項に記載の不揮発性記憶装置。
  17. 前記一方の状態は、前記低抵抗状態であり、
    前記他方の状態は、前記高抵抗状態である
    請求項１３〜１５のいずれか１項に記載の不揮発性記憶装置。
  18. 第１電極と第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子の駆動方法であって、
    前記第１電極と前記第２電極との間に第１極性の高抵抗化電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させるステップと、
    前記高抵抗状態における前記抵抗変化層の抵抗値が第１閾値以上か否かを判定するステップと、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、前記第１電極と前記第２電極との間に、前記第１極性と逆の第２極性の第１電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させるステップと、
    前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１電極と前記第２電極との間に、前記第２極性、かつ絶対値が前記第１電圧より小さい第２電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させるステップとを含む
    不揮発性記憶素子の駆動方法。
  19. 第１電極と第２電極と、前記第１電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子の駆動方法であって、
    前記第１電極と前記第２電極との間に電圧を印加することにより、前記抵抗変化層を前記低抵抗状態及び前記高抵抗状態の一方の状態から他方の状態に変化させるステップと、
    前記他方の状態における前記抵抗変化層の抵抗値が第１閾値以上か否かを判定するステップと、
    前記抵抗変化層の前記抵抗値が前記第１閾値より小さい場合、第１書き込み条件で、前記抵抗変化層を前記高抵抗状態及び前記低抵抗状態の前記一方の状態から他方の状態に変化させるステップと、
    前記抵抗変化層の前記抵抗値が前記第１閾値以上の場合、前記第１書き込み条件より弱い第２書き込み条件で、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させるステップとを含む
    不揮発性記憶素子の駆動方法。
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