JPWO2011111305A1 - 排他的論理和回路として不揮発論理回路を駆動する方法 - Google Patents

排他的論理和回路として不揮発論理回路を駆動する方法 Download PDF

Info

Publication number
JPWO2011111305A1
JPWO2011111305A1 JP2011513781A JP2011513781A JPWO2011111305A1 JP WO2011111305 A1 JPWO2011111305 A1 JP WO2011111305A1 JP 2011513781 A JP2011513781 A JP 2011513781A JP 2011513781 A JP2011513781 A JP 2011513781A JP WO2011111305 A1 JPWO2011111305 A1 JP WO2011111305A1
Authority
JP
Japan
Prior art keywords
electrode
input
state
input electrode
logic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011513781A
Other languages
English (en)
Other versions
JP4762379B1 (ja
Inventor
幸広 金子
幸広 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2011513781A priority Critical patent/JP4762379B1/ja
Application granted granted Critical
Publication of JP4762379B1 publication Critical patent/JP4762379B1/ja
Publication of JPWO2011111305A1 publication Critical patent/JPWO2011111305A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

本発明の不揮発論理回路は、半導体膜（１４）に接して、電源電極（１５）、出力電極（１６）と、電源電極と前記出力電極にはさまれた領域に、入力電極（１７）が縦２個、横２個並んだ構造と、半導体の主面に強誘電体膜（１３）を介して制御電極（１１）が形成された構造を有し、４個の入力電極に印加される信号は、それぞれ第１の入力信号、第２の入力信号、第１の入力信号の否定、第２の入力信号の否定の四種類であり、電源電極と出力電極を結ぶ方向に隣接する電極に入力する信号の関係は、一方の入力信号と他の一方の入力信号の否定の関係になっており、斜めに隣接する電極に入力する信号は、一方の入力信号とその入力信号の否定の関係を満たす。

Description

本発明は、排他的論理和回路として不揮発論理回路を駆動する方法に関する。
図８〜図１２は、特許文献１の図１〜図５である。
図８に示すように、半導体記憶装置１０は、強誘電体層１３と半導体層１４とからなる積層膜を備え、積層膜の強誘電体層１３側には第１の電極１２が形成され、積層膜の半導体層１４側には複数の第２の電極１５ａ〜１５ｃが形成されている。なお、これらの層は、基板１１上に形成されている。
図９は、半導体記憶装置の初期状態を示した図で、（ａ）は断面斜視図、（ｂ）は等価回路図を示す。
例えば、半導体層１４にｎ型半導体を用いた場合、初期状態で強誘電体層１３の分極１６が半導体層１４の電子（多数キャリア）とカップリングするように、全ての分極１６が同一の方向を向いている状態を作る。このとき、半導体層１４と強誘電体層１３の界面近傍には、強誘電体層１３の分極電荷によって誘起された２次元電子１７が蓄積しており、半導体層１４は低抵抗状態になっている。それ故、半導体層１４は、金属電極と同様に電気を流す通路として振舞うため、半導体層１４を一様な電極として見立てることができる。このとき、図９（ｂ）に示すように、半導体層１４と第２の電極１５ａ〜１５ｃとの導通状態はショートになっている。
この状態で、図１０（ａ）に示すように、任意に選択した第２の電極１５ｃに、第１の電極１２に対して相対的に高いバイアス電圧を印加して、第２の電極１５ｃが形成された部位における強誘電体層１３の分極のみを反転させると、半導体層１４内の電子を排斥させる方向に分極が向くため、第２の電極１５ｃが形成された部位における半導体層１４の領域（Ａ）のみが空乏化１８し、高抵抗状態になる。その結果、図１０（ｂ）に示すように、半導体層１４と第２の電極１５ｃとの導通状態はオープンとなる。
図１１は、第２の電極１５が形成された部位における半導体層１４の２つの抵抗状態を示した図で、（ａ）は、低抵抗状態のときの断面図、（ｂ）は高抵抗状態のときの断面図、（ｃ）は、半導体層１４と第２の電極１５との間のシート抵抗値を示した表である。この表に示すように、第２の電極１５ａ〜１５ｃが形成された部位における半導体層１４の各領域（Ａ）は、強誘電体層１３の分極アシスト効果により、シート抵抗値の異なる２つの状態を取り得る。
図１１（ｂ）に示した状態において、第２の電極１５に、第１の電極１２に対して相対的に低いバイアスを印加し、強誘電体層１３の分極を再び反転させると、電子を蓄積する方向に分極が向くため、第２の電極１５が形成された部位における半導体層１４の領域（Ａ）は、再び低抵抗状態に戻る。その結果、半導体層１４と第２の電極１５との導通状態は、再びショートする。
図１２は、半導体層１４の抵抗値を４端子法で測定した結果を示した図で、（ａ）は、２次元電子が蓄積された低抵抗状態のときの測定図、（ｂ）は、２次元電子が排斥された高抵抗状態のときの測定図、（ｃ）は、それぞれの測定結果を示した表である。この表に示すように、低抵抗状態の半導体層１４のシート抵抗値は、概ね１×１０3Ω／□以下であり、高抵抗状態の半導体層１４のシート抵抗値は、概ね１×１０6Ω／□以上であった。
上記の記述は、特許文献１の段落番号［００５７］および［００６２］〜［００６７］から引用されている。これは、特開２００９−０９９６０６号公報の段落番号００２８および００３３〜００３８に対応する。
米国特許出願公開第２００９／００９７２９９号明細書（特開２００９−０９９６０６号公報と内容同一）
本発明の目的は、図１０〜図１２に示される抵抗状態の切り替えを利用し、不揮発性論理回路を排他的論理和回路として駆動する新規な方法を提供することにある。
本発明の方法は、不揮発論理回路を駆動する方法であって、以下の工程（ａ）〜（ｃ）を具備する：
前記不揮発論理回路を準備する工程（ａ）
ここで、前記不揮発論理回路は、制御電極、強誘電体膜、半導体膜、および電極群を具備し、
前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順で積層されており、
前記電極群は、電源電極、出力電極、第１の入力電極、第２の入力電極、第３の入力電極、および第４の入力電極を具備しており、
ここで、Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
前記第１の入力電極、前記第２の入力電極、前記第３の入力電極、および前記第４の入力電極は、前記電源電極および前記出力電極の間に挟まれており、
Ｘ方向に沿って、前記第１の入力電極は、前記電源電極と前記第３の入力電極との間に挟まれており、
Ｘ方向に沿って、前記第３の入力電極は、前記第１の入力電極と前記出力電極との間に挟まれており、
Ｘ方向に沿って、前記第２の入力電極は、前記電源電極と前記第４の入力電極との間に挟まれており、
Ｘ方向に沿って、前記第４の入力電極は、前記第２の入力電極と前記出力電極との間に挟まれており、
Ｙ方向に沿って、前記第１の入力電極は前記第２の入力電極に隣接しており、
Ｙ方向に沿って、前記第３の入力電極は前記第４の入力電極に隣接しており、

第１の状態、第２の状態、第３の状態、および第４の状態から選択される１つの状態を前記不揮発論理回路に書き込む工程（ｂ）、
ここで、Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄは、それぞれ、前記制御電極に印加される電圧、前記第１の入力電極に印加される電圧、前記第２の入力電極に印加される電圧、前記第３の入力電極に印加される電圧、そして前記第４の入力電極に印加される電圧であり、
前記第１の状態が書き込まれる場合には、Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＜Ｖｄの関係を満たす電圧が印加され、
前記第２の状態が書き込まれる場合には、Ｖ１＜Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＞Ｖｄの関係を満たす電圧が印加され、
前記第３の状態が書き込まれる場合には、Ｖ１＞Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＜Ｖｄの関係を満たす電圧が印加され、
前記第４の状態が書き込まれる場合には、Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＞Ｖｄの関係を満たす電圧が印加され、
前記第１の状態および前記第４の状態は高抵抗状態であり、
前記第２の状態および前記第３の状態は低抵抗状態であり、

前記電源電極および前記出力電極との間に電圧を印加することによって生じた電流を測定し、前記電流に基づいて前記不揮発論理回路に書き込まれた状態が前記高抵抗状態または前記低抵抗状態のどちらであるかを決定する工程（ｃ）。
ある実施形態は、前記工程（ａ）および前記工程（ｂ）の間に、電圧Ｖｉｎを前記第１の入力電極、前記第２の入力電極、前記第３の入力電極、および前記第４の入力電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加して、前記不揮発論理回路をリセットする工程（ｄ）を具備する。
ある実施形態の前記工程（ｂ）において、前記第１の入力電極には、真または偽のどちらかである第１入力信号が入力され、前記第２の入力電極には、真または偽のどちらかである第２入力信号が入力され、前記第３の入力電極には、前記第２入力信号の否定が入力され、前記第４の入力電極には、前記第１入力信号の否定が入力され、前記高抵抗状態および前記低抵抗状態が、前記第１入力信号および前記第２入力信号に基づく排他的論理和の偽および真にそれぞれ対応する。
ある実施形態は、前記工程（ｂ）および前記工程（ｃ）の間に、前記不揮発論理回路の電源を切る工程（ｅ）をさらに具備する。
本発明は、不揮発性論理回路を排他的論理和回路として駆動する新規な方法を提供する。
図１（ａ）は、実施の形態１による不揮発性論理回路２０の上面図を示す。 図１（ｂ）は、実施の形態１による不揮発性論理回路２０のＡ−Ａ’線断面図を示す。 図２は、実施の形態１において、入力電極１７ａ〜１７ｄと第１および第２入力信号との関係を示す。 図３は、実施の形態１における真理値表を示す。 図４は書き込み時の入力電極１７ａ〜ｄの電位を示す表である。 図５（ａ）は、第１の状態における入力電極１７ａ〜１７ｄの上面図を示す。 図５（ｂ）は、第２の状態における入力電極１７ａ〜１７ｄの上面図を示す。 図５（ｃ）は、第３の状態における入力電極１７ａ〜１７ｄの上面図を示す。 図５（ｄ）は、第４の状態における入力電極１７ａ〜１７ｄの上面図を示す。 図６は、−１０Ｖおよび１０Ｖを入力電極１７ａ〜１７ｄに印加したときの強誘電体膜１３の分極状態および半導体膜１４の状態を示す。 図７は、実施例１の第１の状態〜第四の状態において算出された抵抗値を示す。 図８は、特許文献１の図１である。 図９は、特許文献１の図２である。 図１０は、特許文献１の図３である。 図１１は、特許文献１の図４である。 図１２は、特許文献１の図５である。
本発明の実施の形態を、図面を参照しながら以下、説明する。
（実施の形態１）
図１（ａ）は、実施の形態１における不揮発論理回路の上面図を示す。図１（ｂ）はＡ−Ａ’間の断面図を示す。
図１（ａ）および図１（ｂ）に示されるように、不揮発性論理回路２０は、基板１１、制御電極１２、強誘電体膜１３、半導体膜１４、および電極群を具備している。制御電極１２、強誘電体膜１３、半導体膜１４、および電極群は、この順に積層されている。
電極群は、電源電極１５、出力電極１６、第一の入力電極１７ａ、第二の入力電極１７ｂ、第三の入力電極１７ｃ、および第四の入力電極１７ｄを具備する。
以下、入力電極１７ａ〜ｄの配置関係を、より詳細に説明する。
図１（ａ）および図１（ｂ）に示されるように、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれ、強誘電体膜１３の長手方向、長手方向に直交する方向、および、積層方向を意味する。
第１の入力電極１７ａ、第２の入力電極１７ｂ、第３の入力電極１７ｃ、および第４の入力電極１７ｄは、電源電極１５および出力電極１６の間に挟まれている。
Ｘ方向に沿って、第１の入力電極１７ａは、電源電極１５と第３の入力電極１７ｃとの間に挟まれている。第３の入力電極１７ｃは、第１の入力電極１７ａと出力電極１６との間に挟まれている。第２の入力電極１７ｂは、電源電極１５と第４の入力電極１７ｄとの間に挟まれている。第４の入力電極１７ｄは、第２の入力電極１７ｂと出力電極１６との間に挟まれている。
Ｙ方向に沿って、第１の入力電極１７ａは第２の入力電極１７ｂに隣接している。第３の入力電極１７ｃは第４の入力電極１７ｄに隣接している。
不揮発性論理回路２０においては、強誘電体膜１３における分極の向きに応じて半導体膜１４を流れる電流が制御される。つまり、強誘電体膜１３の分極が＋Ｚ方向に一致している場合では、半導体膜１４中に誘起された電子が半導体膜１４を低抵抗にすることをもたらす。逆に、当該分極が−Ｚ方向に一致する場合には、半導体膜１４中から追い払われた電子が半導体膜１４を高抵抗にすることをもたらす。
入力電極１７ａ〜１７ｄと制御電極１２との間に電圧が印加され、半導体膜１４の抵抗値を制御する。これにより、電源電極１５と出力電極１６との間の抵抗値を変化させることができる。
不揮発論理回路２０は、２入力１出力の排他的論理和を実行する。図２に示すように、第１入力信号、第２入力信号、第２入力信号の否定、および第１入力信号の否定が、それぞれ、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄに入力される。図３に示される真理値表に基づいて、排他的論理和の実行結果が出力される。
（不揮発論理回路２０への書き込み）
次に、図４、図５、および図６を参照しながら、不揮発論理回路２０への書き込みが説明される。
図４は書き込み時の入力電極１７ａ〜ｄの電位を示す。−１０Ｖの電圧が、図３に示される「１」として入力される。１０Ｖの電圧が、「０」として入力される。制御電極１２の電圧は一定に維持され、好ましくは０Ｖである。
図５（ａ）は、第１の状態における入力電極１７ａ〜１７ｄの上面図を示す。
図５（ｂ）は、第２の状態における入力電極１７ａ〜１７ｄの上面図を示す。
図５（ｃ）は、第３の状態における入力電極１７ａ〜１７ｄの上面図を示す。
図５（ｄ）は、第４の状態における入力電極１７ａ〜１７ｄの上面図を示す。
図６は、−１０Ｖおよび１０Ｖを入力電極１７ａ〜１７ｄに印加したときの強誘電体膜１３の分極状態および半導体膜１４の状態を示す。−１０Ｖが印加された入力電極３３の下に位置する半導体３１は、強誘電体１３の分極３０ａによって生じる電子の蓄積のため、低い抵抗を有する。１０Ｖが印加された入力電極３４の下に位置する半導体３２は、強誘電体１３の分極３０ｂによって生じる電子の退去のため、高い抵抗を有する。
以下、第１の状態、第２の状態、第３の状態、および第４の状態の書き込み手順を説明する。
好ましくは、書き込みの前にリセット動作が行なわれる。リセット動作では、電圧Ｖｉｎが入力電極１７ａ〜１７ｄに印加され、かつＶｉｎ＜Ｖｒｅｓｅｔの関係を満たす電圧Ｖｒｅｓｅｔが制御電極１２に印加される。より具体的には、入力電極１７ａ〜１７ｄに０Ｖが印加されながら、制御電極１２に１０Ｖが印加されることが好ましい。これにより、強誘電体膜１３の全ての分極が上向きに設定される。
このリセット動作は、再現性の良い不揮発性論理回路２０の駆動を可能にする。
書き込みにおいては、Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが、制御電極１２、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄに、それぞれ印加され、入力電極１７ａ〜１７ｄの下に位置している強誘電体膜１３の各部分を分極させる。この分極が、入力電極１７ａ〜１７ｄの下に位置している半導体膜１４の各部分が高抵抗状態または低抵抗状態になることをもたらす。
第１〜第４の状態から選択される１つの状態が、不揮発論理回路２０に書き込まれる。
第１の状態が書き込まれる場合、以下の不等式（Ｉ）を充足する電圧Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが印加される。

Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＜Ｖｄ・・・（Ｉ）

より具体的には、Ｖ１が０Ｖに保持されながら、−１０ＶのＶａ、−１０ＶのＶｂ、＋１０ＶのＶｃ、そして＋１０ＶのＶｄが印加される。
−１０Ｖが真（１）、＋１０Ｖが偽（０）に対応する場合、第１の状態では、真（１）、真（１）、偽（０）、および偽（０）が、第１〜第４入力電極１７ａ〜１７ｄにそれぞれ入力される。
第２の状態が書き込まれる場合、以下の不等式（ＩＩ）を充足する電圧Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが印加される。

Ｖ１＜Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＞Ｖｄ・・・（ＩＩ）

より具体的には、Ｖ１が０Ｖに保持されながら、＋１０ＶのＶａ、−１０ＶのＶｂ、＋１０ＶのＶｃ、そして−１０ＶのＶｄが印加される。
第２の状態では、偽（０）、真（１）、偽（０）、および真（１）が、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄにそれぞれ入力される。
第３の状態が書き込まれる場合、以下の不等式（ＩＩＩ）を充足する電圧Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが印加される。

Ｖ１＞Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＜Ｖｄ・・・（ＩＩＩ）

より具体的には、Ｖ１が０Ｖに保持されながら、−１０ＶのＶａ、＋１０ＶのＶｂ、−１０ＶのＶｃ、そして＋１０ＶのＶｄが印加される。
第３の状態では、真（１）、偽（０）、真（１）、および偽（０）が、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄにそれぞれ入力される。
第４の状態が書き込まれる場合、以下の不等式（ＩＶ）を充足する電圧Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが入力される。

Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＞Ｖｄ・・・（ＩＶ）

より具体的には、Ｖ１が０Ｖに保持されながら、＋１０ＶのＶａ、＋１０ＶのＶｂ、−１０ＶのＶｃ、そして−１０ＶのＶｄが印加される。
第４の状態では、偽（０）、偽（０）、真（１）、および真（１）が、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄにそれぞれ入力される。
第１の状態および第４の状態では、電源電極１５と出力電極１６との間の抵抗が高い。第２の状態および第３の状態では、電源電極１５と出力電極１６との間の抵抗が低い。
第１〜第４の状態において入力される真（１）および偽（０）の関係から理解されるように、第１の入力電極１７ａには、真または偽のどちらかである第１入力信号が入力される。第２の入力電極１７ｂには、真または偽のどちらかである第２入力信号が入力される。第３の入力電極１７ｃには、前記第２入力信号の否定が入力される。第４の入力電極１７ｄには、前記第１入力信号の否定が入力される。
（読み出し）
以下、不揮発性論理回路２０からの読み出しの一例を説明する。
制御電極１２、および入力電極１７ａ〜１７ｄに０Ｖが印加されながら、電源電極１５と出力電極１６との間に電位差が印加され、半導体膜１４を流れる電流を測定する。
電源電極１５と出力電極１６との間に印加する電位差は、書き込み時に入力電極１７ａ〜１７ｄに印加される電圧の１／５以下とすることが好ましい。電源電極１５と出力電極１６との間の電位差の一例は０．１Ｖである。
当該電流値に応じて抵抗値が決定される。すなわち、測定された電流に基づいて、不揮発論理回路２０が高抵抗状態または低抵抗状態のどちらを有するが決定される。上記の通り、第１の状態および第４の状態は高抵抗状態に対応する。第２の状態および第３の状態は低抵抗状態に対応する。
高抵抗状態および低抵抗状態は、第１入力信号および第２入力信号に基づく排他的論理和の偽および真にそれぞれ対応する。このように、不揮発性論理回路２０は不揮発性排他的論理和回路として機能する。
（実施例）
以下の実施例は、本発明をより詳細に説明する。
（１） シリコン酸化膜によって被覆された表面を有するシリコン基板１１上に、電子銃蒸着法を用いて５ｎｍの厚みを有するチタン膜および３０ｎｍの厚みを有する白金膜がこの順で形成された。さらにパルスレーザーデポジション法によって１０ｎｍの厚みを有するＳｒＲｕＯ3（以下、ＳＲＯ）膜が形成された。このようにして、制御電極１２がシリコン基板１１上に形成された。
（２） ７００℃に基板が加熱された。４５０ｎｍの厚みを有するＰｂ（Ｚｒ，Ｔｉ）Ｏ3から構成される強誘電体膜１３がパルスレーザーデポジション（ＰＬＤ）法を用いてＰＬＤチャンバ内で形成された。
（３） 基板の温度が４００℃になるように設定され、３０ｎｍの厚みを有するＺｎＯからなる半導体膜１４が当該ＰＬＤチャンバ内で形成された。
（４） 半導体膜１４上にフォトリソグラフィによってレジストのパターンが形成された。その後、レジストによって被覆されていない部分の半導体膜１４（半導体膜１４のうちセルの間に位置する部分）が、硝酸を用いるエッチングにより除去された。
（５） フォトリソグラフィによって、半導体膜１４上にレジストが形成され、レジストの不要な部分が除去された。その上に、５ｎｍの厚みを有するＴｉ膜および３０ｎｍの厚みを有するＰｔ膜が電子銃蒸着法により形成された。リフトオフ法により、レジストが除去され、電源電極１５、出力電極１６、論理設定電極１８ａ〜１８ｄ、および入力電極１７ａ〜１７ｄを形成した。
得られた不揮発論理回路２０は、１００マイクロメータ四方の入力電極１７ａ〜１７ｄおよび１０マイクロメートルの電極間隔を有していた。不揮発性論理回路２０に、図４および図５に基づいて第１の状態〜第４の状態から選択される１つの状態が書き込まれた。その後、電源電極１５と出力電極１６との間に０．１Ｖの電位差が印加され、電源電極１５および出力電極１６の間に流れる電流を基に、不揮発性論理回路２０の抵抗値を算出した。
図７は、第１の状態〜第４の状態において算出された抵抗値を示す。図７から理解されるように、第１の状態または第４の状態では、不揮発論理回路２０は高い抵抗値を有する。一方、第２の状態または第３の状態では、不揮発論理回路２０は低い抵抗値を有する。
本実施例では、制御電極１２はＳＲＯ／Ｐｔ／Ｔｉの積層膜を具備した。電極１５〜１７は、Ｐｔ／Ｔｉの積層膜を具備した。他の材料も用いられ得る。
強誘電体膜１３の材料の他の例は、Ｓｒ（Ｂｉ，Ｔａ）ＯxまたはＢｉＴｉＯxである。半導体膜１４の材料の他の例は、ＧａＮまたはＩｎＧａＺｎＯxである。
本発明は、不揮発性論理回路を排他的論理和回路として駆動する新規な方法を提供する。
１１ 基板
１２ 制御電極
１３ 強誘電体膜
１４ 半導体膜
１５ 電源電極
１６ 出力電極
１７ａ 第１の入力電極
１７ｂ 第２の入力電極
１７ｃ 第３の入力電極
１７ｄ 第４の入力電極
２０ 不揮発性論理回路
３０ａ 強誘電体膜１３における上向きの分極
３０ｂ 強誘電体膜１３における下向きの分極
３１ 半導体膜１４における低抵抗部分
３２ 半導体膜１４における高抵抗部分
３３ 信号「１」が入力される電極
３４ 信号「０」が入力される電極
本発明は、排他的論理和回路として不揮発論理回路を駆動する方法に関する。
図８〜図１２は、特許文献１の図１〜図５である。
図８に示すように、半導体記憶装置１０は、強誘電体層１３と半導体層１４とからなる積層膜を備え、積層膜の強誘電体層１３側には第１の電極１２が形成され、積層膜の半導体層１４側には複数の第２の電極１５ａ〜１５ｃが形成されている。なお、これらの層は、基板１１上に形成されている。
図９は、半導体記憶装置の初期状態を示した図で、（ａ）は断面斜視図、（ｂ）は等価回路図を示す。
例えば、半導体層１４にｎ型半導体を用いた場合、初期状態で強誘電体層１３の分極１６が半導体層１４の電子（多数キャリア）とカップリングするように、全ての分極１６が同一の方向を向いている状態を作る。このとき、半導体層１４と強誘電体層１３の界面近傍には、強誘電体層１３の分極電荷によって誘起された２次元電子１７が蓄積しており、半導体層１４は低抵抗状態になっている。それ故、半導体層１４は、金属電極と同様に電気を流す通路として振舞うため、半導体層１４を一様な電極として見立てることができる。このとき、図９（ｂ）に示すように、半導体層１４と第２の電極１５ａ〜１５ｃとの導通状態はショートになっている。
この状態で、図１０（ａ）に示すように、任意に選択した第２の電極１５ｃに、第１の電極１２に対して相対的に高いバイアス電圧を印加して、第２の電極１５ｃが形成された部位における強誘電体層１３の分極のみを反転させると、半導体層１４内の電子を排斥させる方向に分極が向くため、第２の電極１５ｃが形成された部位における半導体層１４の領域（Ａ）のみが空乏化１８し、高抵抗状態になる。その結果、図１０（ｂ）に示すように、半導体層１４と第２の電極１５ｃとの導通状態はオープンとなる。
図１１は、第２の電極１５が形成された部位における半導体層１４の２つの抵抗状態を示した図で、（ａ）は、低抵抗状態のときの断面図、（ｂ）は高抵抗状態のときの断面図、（ｃ）は、半導体層１４と第２の電極１５との間のシート抵抗値を示した表である。この表に示すように、第２の電極１５ａ〜１５ｃが形成された部位における半導体層１４の各領域（Ａ）は、強誘電体層１３の分極アシスト効果により、シート抵抗値の異なる２つの状態を取り得る。
図１１（ｂ）に示した状態において、第２の電極１５に、第１の電極１２に対して相対的に低いバイアスを印加し、強誘電体層１３の分極を再び反転させると、電子を蓄積する方向に分極が向くため、第２の電極１５が形成された部位における半導体層１４の領域（Ａ）は、再び低抵抗状態に戻る。その結果、半導体層１４と第２の電極１５との導通状態は、再びショートする。
図１２は、半導体層１４の抵抗値を４端子法で測定した結果を示した図で、（ａ）は、２次元電子が蓄積された低抵抗状態のときの測定図、（ｂ）は、２次元電子が排斥された高抵抗状態のときの測定図、（ｃ）は、それぞれの測定結果を示した表である。この表に示すように、低抵抗状態の半導体層１４のシート抵抗値は、概ね１×１０3Ω／□以下であり、高抵抗状態の半導体層１４のシート抵抗値は、概ね１×１０6Ω／□以上であった。
上記の記述は、特許文献１の段落番号［００５７］および［００６２］〜［００６７］から引用されている。これは、特開２００９−０９９６０６号公報の段落番号００２８および００３３〜００３８に対応する。
米国特許出願公開第２００９／００９７２９９号明細書（特開２００９−０９９６０６号公報と内容同一）
本発明の目的は、図１０〜図１２に示される抵抗状態の切り替えを利用し、不揮発性論理回路を排他的論理和回路として駆動する新規な方法を提供することにある。
本発明の方法は、不揮発論理回路を駆動する方法であって、以下の工程（ａ）〜（ｃ）を具備する：
前記不揮発論理回路を準備する工程（ａ）
ここで、前記不揮発論理回路は、制御電極、強誘電体膜、半導体膜、および電極群を具備し、
前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順で積層されており、
前記電極群は、電源電極、出力電極、第１の入力電極、第２の入力電極、第３の入力電極、および第４の入力電極を具備しており、
ここで、Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
前記第１の入力電極、前記第２の入力電極、前記第３の入力電極、および前記第４の入力電極は、前記電源電極および前記出力電極の間に挟まれており、
Ｘ方向に沿って、前記第１の入力電極は、前記電源電極と前記第３の入力電極との間に挟まれており、
Ｘ方向に沿って、前記第３の入力電極は、前記第１の入力電極と前記出力電極との間に挟まれており、
Ｘ方向に沿って、前記第２の入力電極は、前記電源電極と前記第４の入力電極との間に挟まれており、
Ｘ方向に沿って、前記第４の入力電極は、前記第２の入力電極と前記出力電極との間に挟まれており、
Ｙ方向に沿って、前記第１の入力電極は前記第２の入力電極に隣接しており、
Ｙ方向に沿って、前記第３の入力電極は前記第４の入力電極に隣接しており、
第１の状態、第２の状態、第３の状態、および第４の状態から選択される１つの状態を前記不揮発論理回路に書き込む工程（ｂ）、
ここで、Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄは、それぞれ、前記制御電極に印加される電圧、前記第１の入力電極に印加される電圧、前記第２の入力電極に印加される電圧、前記第３の入力電極に印加される電圧、そして前記第４の入力電極に印加される電圧であり、
前記第１の状態が書き込まれる場合には、Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＜Ｖｄの関係を満たす電圧が印加され、
前記第２の状態が書き込まれる場合には、Ｖ１＜Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＞Ｖｄの関係を満たす電圧が印加され、
前記第３の状態が書き込まれる場合には、Ｖ１＞Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＜Ｖｄの関係を満たす電圧が印加され、
前記第４の状態が書き込まれる場合には、Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＞Ｖｄの関係を満たす電圧が印加され、
前記第１の状態および前記第４の状態は高抵抗状態であり、
前記第２の状態および前記第３の状態は低抵抗状態であり、
前記電源電極および前記出力電極との間に電圧を印加することによって生じた電流を測定し、前記電流に基づいて前記不揮発論理回路に書き込まれた状態が前記高抵抗状態または前記低抵抗状態のどちらであるかを決定する工程（ｃ）。
ある実施形態は、前記工程（ａ）および前記工程（ｂ）の間に、電圧Ｖｉｎを前記第１の入力電極、前記第２の入力電極、前記第３の入力電極、および前記第４の入力電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加して、前記不揮発論理回路をリセットする工程（ｄ）を具備する。
ある実施形態の前記工程（ｂ）において、前記第１の入力電極には、真または偽のどちらかである第１入力信号が入力され、前記第２の入力電極には、真または偽のどちらかである第２入力信号が入力され、前記第３の入力電極には、前記第２入力信号の否定が入力され、前記第４の入力電極には、前記第１入力信号の否定が入力され、前記高抵抗状態および前記低抵抗状態が、前記第１入力信号および前記第２入力信号に基づく排他的論理和の偽および真にそれぞれ対応する。
ある実施形態は、前記工程（ｂ）および前記工程（ｃ）の間に、前記不揮発論理回路の電源を切る工程（ｅ）をさらに具備する。
本発明は、不揮発性論理回路を排他的論理和回路として駆動する新規な方法を提供する。
図１（ａ）は、実施の形態１による不揮発性論理回路２０の上面図を示す。 図１（ｂ）は、実施の形態１による不揮発性論理回路２０のＡ−Ａ’線断面図を示す。 図２は、実施の形態１において、入力電極１７ａ〜１７ｄと第１および第２入力信号との関係を示す。 図３は、実施の形態１における真理値表を示す。 図４は書き込み時の入力電極１７ａ〜ｄの電位を示す表である。 図５（ａ）は、第１の状態における入力電極１７ａ〜１７ｄの上面図を示す。 図５（ｂ）は、第２の状態における入力電極１７ａ〜１７ｄの上面図を示す。 図５（ｃ）は、第３の状態における入力電極１７ａ〜１７ｄの上面図を示す。 図５（ｄ）は、第４の状態における入力電極１７ａ〜１７ｄの上面図を示す。 図６は、−１０Ｖおよび１０Ｖを入力電極１７ａ〜１７ｄに印加したときの強誘電体膜１３の分極状態および半導体膜１４の状態を示す。 図７は、実施例１の第１の状態〜第四の状態において算出された抵抗値を示す。 図８は、特許文献１の図１である。 図９は、特許文献１の図２である。 図１０は、特許文献１の図３である。 図１１は、特許文献１の図４である。 図１２は、特許文献１の図５である。
本発明の実施の形態を、図面を参照しながら以下、説明する。
（実施の形態１）
図１（ａ）は、実施の形態１における不揮発論理回路の上面図を示す。図１（ｂ）はＡ−Ａ’間の断面図を示す。
図１（ａ）および図１（ｂ）に示されるように、不揮発性論理回路２０は、基板１１、制御電極１２、強誘電体膜１３、半導体膜１４、および電極群を具備している。制御電極１２、強誘電体膜１３、半導体膜１４、および電極群は、この順に積層されている。
電極群は、電源電極１５、出力電極１６、第一の入力電極１７ａ、第二の入力電極１７ｂ、第三の入力電極１７ｃ、および第四の入力電極１７ｄを具備する。
以下、入力電極１７ａ〜ｄの配置関係を、より詳細に説明する。
図１（ａ）および図１（ｂ）に示されるように、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれ、強誘電体膜１３の長手方向、長手方向に直交する方向、および、積層方向を意味する。
第１の入力電極１７ａ、第２の入力電極１７ｂ、第３の入力電極１７ｃ、および第４の入力電極１７ｄは、電源電極１５および出力電極１６の間に挟まれている。
Ｘ方向に沿って、第１の入力電極１７ａは、電源電極１５と第３の入力電極１７ｃとの間に挟まれている。第３の入力電極１７ｃは、第１の入力電極１７ａと出力電極１６との間に挟まれている。第２の入力電極１７ｂは、電源電極１５と第４の入力電極１７ｄとの間に挟まれている。第４の入力電極１７ｄは、第２の入力電極１７ｂと出力電極１６との間に挟まれている。
Ｙ方向に沿って、第１の入力電極１７ａは第２の入力電極１７ｂに隣接している。第３の入力電極１７ｃは第４の入力電極１７ｄに隣接している。
不揮発性論理回路２０においては、強誘電体膜１３における分極の向きに応じて半導体膜１４を流れる電流が制御される。つまり、強誘電体膜１３の分極が＋Ｚ方向に一致している場合では、半導体膜１４中に誘起された電子が半導体膜１４を低抵抗にすることをもたらす。逆に、当該分極が−Ｚ方向に一致する場合には、半導体膜１４中から追い払われた電子が半導体膜１４を高抵抗にすることをもたらす。
入力電極１７ａ〜１７ｄと制御電極１２との間に電圧が印加され、半導体膜１４の抵抗値を制御する。これにより、電源電極１５と出力電極１６との間の抵抗値を変化させることができる。
不揮発論理回路２０は、２入力１出力の排他的論理和を実行する。図２に示すように、第１入力信号、第２入力信号、第２入力信号の否定、および第１入力信号の否定が、それぞれ、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄに入力される。図３に示される真理値表に基づいて、排他的論理和の実行結果が出力される。
（不揮発論理回路２０への書き込み）
次に、図４、図５、および図６を参照しながら、不揮発論理回路２０への書き込みが説明される。
図４は書き込み時の入力電極１７ａ〜ｄの電位を示す。−１０Ｖの電圧が、図３に示される「１」として入力される。１０Ｖの電圧が、「０」として入力される。制御電極１２の電圧は一定に維持され、好ましくは０Ｖである。
図５（ａ）は、第１の状態における入力電極１７ａ〜１７ｄの上面図を示す。
図５（ｂ）は、第２の状態における入力電極１７ａ〜１７ｄの上面図を示す。
図５（ｃ）は、第３の状態における入力電極１７ａ〜１７ｄの上面図を示す。
図５（ｄ）は、第４の状態における入力電極１７ａ〜１７ｄの上面図を示す。
図６は、−１０Ｖおよび１０Ｖを入力電極１７ａ〜１７ｄに印加したときの強誘電体膜１３の分極状態および半導体膜１４の状態を示す。−１０Ｖが印加された入力電極３３の下に位置する半導体３１は、強誘電体１３の分極３０ａによって生じる電子の蓄積のため、低い抵抗を有する。１０Ｖが印加された入力電極３４の下に位置する半導体３２は、強誘電体１３の分極３０ｂによって生じる電子の退去のため、高い抵抗を有する。
以下、第１の状態、第２の状態、第３の状態、および第４の状態の書き込み手順を説明する。
好ましくは、書き込みの前にリセット動作が行なわれる。リセット動作では、電圧Ｖｉｎが入力電極１７ａ〜１７ｄに印加され、かつＶｉｎ＜Ｖｒｅｓｅｔの関係を満たす電圧Ｖｒｅｓｅｔが制御電極１２に印加される。より具体的には、入力電極１７ａ〜１７ｄに０Ｖが印加されながら、制御電極１２に１０Ｖが印加されることが好ましい。これにより、強誘電体膜１３の全ての分極が上向きに設定される。
このリセット動作は、再現性の良い不揮発性論理回路２０の駆動を可能にする。
書き込みにおいては、Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが、制御電極１２、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄに、それぞれ印加され、入力電極１７ａ〜１７ｄの下に位置している強誘電体膜１３の各部分を分極させる。この分極が、入力電極１７ａ〜１７ｄの下に位置している半導体膜１４の各部分が高抵抗状態または低抵抗状態になることをもたらす。
第１〜第４の状態から選択される１つの状態が、不揮発論理回路２０に書き込まれる。
第１の状態が書き込まれる場合、以下の不等式（Ｉ）を充足する電圧Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが印加される。

Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＜Ｖｄ・・・（Ｉ）

より具体的には、Ｖ１が０Ｖに保持されながら、−１０ＶのＶａ、−１０ＶのＶｂ、＋１０ＶのＶｃ、そして＋１０ＶのＶｄが印加される。
−１０Ｖが真（１）、＋１０Ｖが偽（０）に対応する場合、第１の状態では、真（１）、真（１）、偽（０）、および偽（０）が、第１〜第４入力電極１７ａ〜１７ｄにそれぞれ入力される。
第２の状態が書き込まれる場合、以下の不等式（ＩＩ）を充足する電圧Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが印加される。

Ｖ１＜Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＞Ｖｄ・・・（ＩＩ）

より具体的には、Ｖ１が０Ｖに保持されながら、＋１０ＶのＶａ、−１０ＶのＶｂ、＋１０ＶのＶｃ、そして−１０ＶのＶｄが印加される。
第２の状態では、偽（０）、真（１）、偽（０）、および真（１）が、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄにそれぞれ入力される。
第３の状態が書き込まれる場合、以下の不等式（ＩＩＩ）を充足する電圧Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが印加される。

Ｖ１＞Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＜Ｖｄ・・・（ＩＩＩ）

より具体的には、Ｖ１が０Ｖに保持されながら、−１０ＶのＶａ、＋１０ＶのＶｂ、−１０ＶのＶｃ、そして＋１０ＶのＶｄが印加される。
第３の状態では、真（１）、偽（０）、真（１）、および偽（０）が、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄにそれぞれ入力される。
第４の状態が書き込まれる場合、以下の不等式（ＩＶ）を充足する電圧Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄが入力される。

Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＞Ｖｄ・・・（ＩＶ）

より具体的には、Ｖ１が０Ｖに保持されながら、＋１０ＶのＶａ、＋１０ＶのＶｂ、−１０ＶのＶｃ、そして−１０ＶのＶｄが印加される。
第４の状態では、偽（０）、偽（０）、真（１）、および真（１）が、第１入力電極１７ａ、第２入力電極１７ｂ、第３入力電極１７ｃ、および第４入力電極１７ｄにそれぞれ入力される。
第１の状態および第４の状態では、電源電極１５と出力電極１６との間の抵抗が高い。第２の状態および第３の状態では、電源電極１５と出力電極１６との間の抵抗が低い。
第１〜第４の状態において入力される真（１）および偽（０）の関係から理解されるように、第１の入力電極１７ａには、真または偽のどちらかである第１入力信号が入力される。第２の入力電極１７ｂには、真または偽のどちらかである第２入力信号が入力される。第３の入力電極１７ｃには、前記第２入力信号の否定が入力される。第４の入力電極１７ｄには、前記第１入力信号の否定が入力される。
（読み出し）
以下、不揮発性論理回路２０からの読み出しの一例を説明する。
制御電極１２、および入力電極１７ａ〜１７ｄに０Ｖが印加されながら、電源電極１５と出力電極１６との間に電位差が印加され、半導体膜１４を流れる電流を測定する。
電源電極１５と出力電極１６との間に印加する電位差は、書き込み時に入力電極１７ａ〜１７ｄに印加される電圧の１／５以下とすることが好ましい。電源電極１５と出力電極１６との間の電位差の一例は０．１Ｖである。
当該電流値に応じて抵抗値が決定される。すなわち、測定された電流に基づいて、不揮発論理回路２０が高抵抗状態または低抵抗状態のどちらを有するが決定される。上記の通り、第１の状態および第４の状態は高抵抗状態に対応する。第２の状態および第３の状態は低抵抗状態に対応する。
高抵抗状態および低抵抗状態は、第１入力信号および第２入力信号に基づく排他的論理和の偽および真にそれぞれ対応する。このように、不揮発性論理回路２０は不揮発性排他的論理和回路として機能する。
（実施例）
以下の実施例は、本発明をより詳細に説明する。
（１） シリコン酸化膜によって被覆された表面を有するシリコン基板１１上に、電子銃蒸着法を用いて５ｎｍの厚みを有するチタン膜および３０ｎｍの厚みを有する白金膜がこの順で形成された。さらにパルスレーザーデポジション法によって１０ｎｍの厚みを有するＳｒＲｕＯ3（以下、ＳＲＯ）膜が形成された。このようにして、制御電極１２がシリコン基板１１上に形成された。
（２） ７００℃に基板が加熱された。４５０ｎｍの厚みを有するＰｂ（Ｚｒ，Ｔｉ）Ｏ3から構成される強誘電体膜１３がパルスレーザーデポジション（ＰＬＤ）法を用いてＰＬＤチャンバ内で形成された。
（３） 基板の温度が４００℃になるように設定され、３０ｎｍの厚みを有するＺｎＯからなる半導体膜１４が当該ＰＬＤチャンバ内で形成された。
（４） 半導体膜１４上にフォトリソグラフィによってレジストのパターンが形成された。その後、レジストによって被覆されていない部分の半導体膜１４（半導体膜１４のうちセルの間に位置する部分）が、硝酸を用いるエッチングにより除去された。
（５） フォトリソグラフィによって、半導体膜１４上にレジストが形成され、レジストの不要な部分が除去された。その上に、５ｎｍの厚みを有するＴｉ膜および３０ｎｍの厚みを有するＰｔ膜が電子銃蒸着法により形成された。リフトオフ法により、レジストが除去され、電源電極１５、出力電極１６、論理設定電極１８ａ〜１８ｄ、および入力電極１７ａ〜１７ｄを形成した。
得られた不揮発論理回路２０は、１００マイクロメータ四方の入力電極１７ａ〜１７ｄおよび１０マイクロメートルの電極間隔を有していた。不揮発性論理回路２０に、図４および図５に基づいて第１の状態〜第４の状態から選択される１つの状態が書き込まれた。その後、電源電極１５と出力電極１６との間に０．１Ｖの電位差が印加され、電源電極１５および出力電極１６の間に流れる電流を基に、不揮発性論理回路２０の抵抗値を算出した。
図７は、第１の状態〜第４の状態において算出された抵抗値を示す。図７から理解されるように、第１の状態または第４の状態では、不揮発論理回路２０は高い抵抗値を有する。一方、第２の状態または第３の状態では、不揮発論理回路２０は低い抵抗値を有する。
本実施例では、制御電極１２はＳＲＯ／Ｐｔ／Ｔｉの積層膜を具備した。電極１５〜１７は、Ｐｔ／Ｔｉの積層膜を具備した。他の材料も用いられ得る。
強誘電体膜１３の材料の他の例は、Ｓｒ（Ｂｉ，Ｔａ）ＯxまたはＢｉＴｉＯxである。半導体膜１４の材料の他の例は、ＧａＮまたはＩｎＧａＺｎＯxである。
本発明は、不揮発性論理回路を排他的論理和回路として駆動する新規な方法を提供する。
１１ 基板
１２ 制御電極
１３ 強誘電体膜
１４ 半導体膜
１５ 電源電極
１６ 出力電極
１７ａ 第１の入力電極
１７ｂ 第２の入力電極
１７ｃ 第３の入力電極
１７ｄ 第４の入力電極
２０ 不揮発性論理回路
３０ａ 強誘電体膜１３における上向きの分極
３０ｂ 強誘電体膜１３における下向きの分極
３１ 半導体膜１４における低抵抗部分
３２ 半導体膜１４における高抵抗部分
３３ 信号「１」が入力される電極
３４ 信号「０」が入力される電極

Claims (4)

  1. 不揮発論理回路を駆動する方法であって、以下の工程（ａ）〜（ｃ）を具備する：

    前記不揮発論理回路を準備する工程（ａ）
    ここで、前記不揮発論理回路は、制御電極、強誘電体膜、半導体膜、および電極群を具備し、
    前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順で積層されており、
    前記電極群は、電源電極、出力電極、第１の入力電極、第２の入力電極、第３の入力電極、および第４の入力電極を具備しており、
    ここで、Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
    前記第１の入力電極、前記第２の入力電極、前記第３の入力電極、および前記第４の入力電極は、前記電源電極および前記出力電極の間に挟まれており、
    Ｘ方向に沿って、前記第１の入力電極は、前記電源電極と前記第３の入力電極との間に挟まれており、
    Ｘ方向に沿って、前記第３の入力電極は、前記第１の入力電極と前記出力電極との間に挟まれており、
    Ｘ方向に沿って、前記第２の入力電極は、前記電源電極と前記第４の入力電極との間に挟まれており、
    Ｘ方向に沿って、前記第４の入力電極は、前記第２の入力電極と前記出力電極との間に挟まれており、
    Ｙ方向に沿って、前記第１の入力電極は前記第２の入力電極に隣接しており、
    Ｙ方向に沿って、前記第３の入力電極は前記第４の入力電極に隣接しており、

    第１の状態、第２の状態、第３の状態、および第４の状態から選択される１つの状態を前記不揮発論理回路に書き込む工程（ｂ）、
    ここで、Ｖ１、Ｖａ、Ｖｂ、Ｖｃ、およびＶｄは、それぞれ、前記制御電極に印加される電圧、前記第１の入力電極に印加される電圧、前記第２の入力電極に印加される電圧、前記第３の入力電極に印加される電圧、そして前記第４の入力電極に印加される電圧であり、
    前記第１の状態が書き込まれる場合には、Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＜Ｖｄの関係を満たす電圧が印加され、
    前記第２の状態が書き込まれる場合には、Ｖ１＜Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、およびＶ１＞Ｖｄの関係を満たす電圧が印加され、
    前記第３の状態が書き込まれる場合には、Ｖ１＞Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＜Ｖｄの関係を満たす電圧が印加され、
    前記第４の状態が書き込まれる場合には、Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、およびＶ１＞Ｖｄの関係を満たす電圧が印加され、
    前記第１の状態および前記第４の状態は高抵抗状態であり、
    前記第２の状態および前記第３の状態は低抵抗状態であり、

    前記電源電極および前記出力電極との間に電圧を印加することによって生じた電流を測定し、前記電流に基づいて前記不揮発論理回路に書き込まれた状態が前記高抵抗状態または前記低抵抗状態のどちらであるかを決定する工程（ｃ）。
  2. 前記工程（ａ）および前記工程（ｂ）の間に、
    電圧Ｖｉｎを前記第１の入力電極、前記第２の入力電極、前記第３の入力電極、および前記第４の入力電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加して、前記不揮発論理回路をリセットする工程（ｄ）を具備する、請求項１に記載の方法。
  3. 前記工程（ｂ）において、
    前記第１の入力電極には、真または偽のどちらかである第１入力信号が入力され、
    前記第２の入力電極には、真または偽のどちらかである第２入力信号が入力され、
    前記第３の入力電極には、前記第２入力信号の否定が入力され、
    前記第４の入力電極には、前記第１入力信号の否定が入力され、
    前記高抵抗状態および前記低抵抗状態が、前記第１入力信号および前記第２入力信号に基づく排他的論理和の偽および真にそれぞれ対応する、請求項１に記載の方法。
  4. 前記工程（ｂ）および前記工程（ｃ）の間に、前記不揮発論理回路の電源を切る工程（ｅ）をさらに具備する、請求項１に記載の方法。
JP2011513781A 2010-03-10 2011-02-14 排他的論理和回路として不揮発論理回路を駆動する方法 Expired - Fee Related JP4762379B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011513781A JP4762379B1 (ja) 2010-03-10 2011-02-14 排他的論理和回路として不揮発論理回路を駆動する方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010052665 2010-03-10
JP2010052665 2010-03-10
JP2011513781A JP4762379B1 (ja) 2010-03-10 2011-02-14 排他的論理和回路として不揮発論理回路を駆動する方法
PCT/JP2011/000801 WO2011111305A1 (ja) 2010-03-10 2011-02-14 排他的論理和回路として不揮発論理回路を駆動する方法

Publications (2)

Publication Number Publication Date
JP4762379B1 JP4762379B1 (ja) 2011-08-31
JPWO2011111305A1 true JPWO2011111305A1 (ja) 2013-06-27

Family

ID=44563143

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011513781A Expired - Fee Related JP4762379B1 (ja) 2010-03-10 2011-02-14 排他的論理和回路として不揮発論理回路を駆動する方法

Country Status (4)

Country Link
US (1) US8199555B2 (ja)
JP (1) JP4762379B1 (ja)
CN (1) CN102742163B (ja)
WO (1) WO2011111305A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4837149B1 (ja) * 2010-05-11 2011-12-14 パナソニック株式会社 不揮発論理回路を駆動する方法
CN102714497B (zh) * 2010-09-02 2015-12-02 松下电器产业株式会社 驱动非易失性逻辑电路的方法和非易失性逻辑电路
US8427202B2 (en) * 2010-11-04 2013-04-23 Panasonic Corporation Nonvolatile logic circuit and a method for operating the same
CN103460375B (zh) * 2012-02-07 2016-11-02 松下知识产权经营株式会社 驱动非易失性半导体装置的方法
JP5450912B1 (ja) 2012-06-04 2014-03-26 パナソニック株式会社 不揮発性半導体装置を駆動する方法
FR3069742B1 (fr) * 2017-07-25 2019-10-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule logique capacitive
CN108493255B (zh) * 2018-02-26 2021-03-02 上海电力学院 一种电场可控的二维材料肖特基二极管
KR102652757B1 (ko) * 2018-11-02 2024-04-02 브이메모리 주식회사 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102059485B1 (ko) * 2018-12-31 2019-12-27 브이메모리 주식회사 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102218663B1 (ko) * 2019-06-27 2021-02-23 브이메모리 주식회사 전기장을 이용한 전류 경로 제어 방법 및 전자 소자
KR102642562B1 (ko) * 2019-08-14 2024-03-04 브이메모리 주식회사 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102246248B1 (ko) * 2019-08-14 2021-04-30 브이메모리 주식회사 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102246249B1 (ko) * 2019-08-14 2021-04-30 브이메모리 주식회사 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102272521B1 (ko) * 2019-08-14 2021-07-06 브이메모리 주식회사 변동 저저항 영역 기반 전자 소자, 이의 제조 방법 및 이의 제어 방법
KR102642566B1 (ko) * 2019-08-14 2024-03-04 브이메모리 주식회사 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102271382B1 (ko) * 2019-12-10 2021-07-01 브이메모리 주식회사 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200503420A (en) * 2003-03-26 2005-01-16 Japan Science & Tech Agency Reconfigurable logic gates using transistors with spin-dependent transfer characteristics
JP4671037B2 (ja) * 2005-12-20 2011-04-13 セイコーエプソン株式会社 記憶装置
JP2007194392A (ja) * 2006-01-19 2007-08-02 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその動作方法
JP5106031B2 (ja) 2007-10-12 2012-12-26 パナソニック株式会社 半導体記憶装置及びその製造方法並びに半導体スイッチング装置
WO2010097862A1 (ja) * 2009-02-24 2010-09-02 パナソニック株式会社 半導体メモリセル及びその製造方法並びに半導体記憶装置
WO2011111309A1 (ja) * 2010-03-11 2011-09-15 パナソニック株式会社 焦電型温度センサを用いて温度を測定する方法

Also Published As

Publication number Publication date
WO2011111305A1 (ja) 2011-09-15
CN102742163B (zh) 2014-12-03
US8199555B2 (en) 2012-06-12
US20110309860A1 (en) 2011-12-22
JP4762379B1 (ja) 2011-08-31
CN102742163A (zh) 2012-10-17

Similar Documents

Publication Publication Date Title
JP4762379B1 (ja) 排他的論理和回路として不揮発論理回路を駆動する方法
JP4907747B1 (ja) 不揮発性論理回路を駆動する方法
JP4852670B1 (ja) 不揮発スイッチング装置を駆動する方法
JP4837149B1 (ja) 不揮発論理回路を駆動する方法
JP4837148B1 (ja) 不揮発論理回路を駆動する方法
US20150255513A1 (en) Semiconductor memory device
US8508253B2 (en) Nonvolatile logic circuit and a method for operating the same
JP5450912B1 (ja) 不揮発性半導体装置を駆動する方法
JP4955129B1 (ja) 不揮発性論理回路を駆動する方法
JP2006339395A (ja) 抵抗変化型素子および半導体装置
JP5406415B1 (ja) 不揮発性半導体装置を駆動する方法
KR20240037606A (ko) 오보닉 문턱 스위칭 소자 및 이를 포함하는 메모리 소자

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110325

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110325

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20110325

TRDD Decision of grant or rejection written
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20110509

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110517

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110607

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140617

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4762379

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees