JPWO2011058831A1 - 半導体基板の製造方法 - Google Patents

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Abstract

支持部（３０）と第１および第２の炭化珪素基板（１１、１２）とを有する複合基板が準備される。第１の炭化珪素基板（１１）は第１の表面と第１の側面（Ｓ１）とを有する。第２の炭化珪素基板は第２の表面と第２の側面（Ｓ２）とを有する。第２の側面（Ｓ２）は、第１および第２の表面（Ｆ１、Ｆ２）の間に開口を有する隙間が第１の側面（Ｓ１）との間に形成されるように配置されている。溶融したシリコンを開口から隙間内へ導入することで、開口を塞ぐように第１および第２の側面（Ｓ１、Ｓ２）をつなぐシリコン接合部（ＢＤｐ）が形成される。シリコン接合部（ＢＤｐ）が炭化されることで、炭化珪素接合部（ＢＤａ）が形成される。

Description

本発明は半導体基板の製造方法に関し、特に、単結晶構造を有する炭化珪素（ＳｉＣ）からなる部分を含む半導体基板の製造方法に関するものである。
近年、半導体装置の製造に用いられる半導体基板としてＳｉＣ基板の採用が進められつつある。ＳｉＣは、より一般的に用いられているＳｉ（シリコン）に比べて大きなバンドギャップを有する。そのためＳｉＣ基板を用いた半導体装置は、耐圧が高く、オン抵抗が低く、また高温環境下での特性の低下が小さい、といった利点を有する。
半導体装置を効率的に製造するためには、ある程度以上の基板の大きさが求められる。米国特許第７３１４５２０号明細書（特許文献１）によれば、７６ｍｍ（３インチ）以上のＳｉＣ基板を製造することができるとされている。
米国特許第７３１４５２０号明細書
ＳｉＣ基板の大きさは工業的には１００ｍｍ（４インチ）程度にとどまっており、このため大型の基板を用いて半導体装置を効率よく製造することができないという問題がある。特に六方晶系のＳｉＣにおいて、（０００１）面以外の面の特性が利用される場合、上記の問題が特に深刻となる。このことについて、以下に説明する。
欠陥の少ないＳｉＣ基板は、通常、積層欠陥の生じにくい（０００１）面成長で得られたＳｉＣインゴットから切り出されることで製造される。このため（０００１）面以外の面方位を有するＳｉＣ基板は、成長面に対して非平行に切り出されることになる。このため基板の大きさを十分確保することが困難であったり、インゴットの多くの部分が有効に利用できなかったりする。このため、ＳｉＣの（０００１）面以外の面を利用した半導体装置は、効率よく製造することが特に困難である。
このように困難をともなうＳｉＣ基板の大型化に代わって、支持部と、この上に配置された複数の小さなＳｉＣ基板とを有する半導体基板用いることが考えられる。この半導体基板は、ＳｉＣ基板の枚数を増やすことで、必要に応じて大型化することができる。
しかしこの半導体基板においては、隣り合うＳｉＣ基板の間に隙間ができてしまう。この隙間には、この半導体基板を用いた半導体装置の製造工程中に異物が溜まりやすい。この異物は、たとえば、半導体装置の製造工程において用いられる洗浄液若しくは研磨剤、または雰囲気中のダストである。このような異物は製造歩留りの低下の原因となり、その結果、半導体装置の製造効率が低下してしまうという問題がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、大型であって、かつ半導体装置を高い歩留りで製造することができる半導体基板の製造方法を提供することである。
本発明の半導体基板の製造方法は、以下の工程を有する。
支持部と第１および第２の炭化珪素基板とを有する複合基板が準備される。第１の炭化珪素基板は、支持部に接合された第１の裏面と、第１の裏面に対向する第１の表面と、第１の裏面および第１の表面をつなぐ第１の側面とを有する。第２の炭化珪素基板は、支持部に接合された第２の裏面と、第２の裏面に対向する第２の表面と、第２の裏面および第２の表面をつなぐ第２の側面とを有する。第２の側面は、第１および第２の表面の間に開口を有する隙間が第１の側面との間に形成されるように配置されている。溶融したシリコンを開口から隙間内へ導入することで、開口を塞ぐように第１および第２の側面をつなぐシリコン接合部が形成される。シリコン接合部を炭化することで、開口を塞ぐように第１および第２の側面をつなぐ炭化珪素接合部が形成される。
本製造方法によれば、第１および第２の炭化珪素基板の間の隙間の開口が塞がれるので、半導体基板を用いて半導体装置を製造する際に、この隙間に異物が溜まることを防ぐことができる。よってこの異物による歩留り低下を防止できるので、半導体装置を高い歩留りで製造することができる半導体基板が得られる。
上記の半導体基板の製造方法において好ましくは、炭化珪素接合部を形成する工程は、シリコン接合部に、炭素元素を含むガスを供給する工程を含む。
上記の半導体基板の製造方法において好ましくは、炭化珪素接合部を形成する工程の後に、第１および第２の表面が露出させられる。
上記の半導体基板の製造方法において好ましくは、シリコン接合部を形成する工程の後、かつ炭化珪素接合部を形成する工程の前に、第１および第２の表面上に存在する物質の少なくとも一部が除去される。
上記の半導体基板の製造方法において好ましくは、シリコン接合部を形成する工程は、以下の工程を含む
開口上で隙間を覆うシリコン層が設けられる。シリコン層が溶融される。
上記の半導体基板の製造方法において好ましくは、シリコン層を設ける工程は、化学気相成長法、蒸着法、およびスパッタ法のいずれかによって行われる。
上記の半導体基板の製造方法において好ましくは、シリコン接合部を形成する工程は、以下の工程を含む。
溶融したシリコンが準備される。溶融したシリコンに開口が浸される。
上記の製造方法において好ましくは、支持部は、第１および第２の炭化珪素基板と同様、炭化珪素からなる。これにより支持部の物性と、第１および第２の炭化珪素基板の物性とを近づけることができる。
以上の説明から明らかなように、本発明によれば、大型であって、かつ半導体装置を高い歩留りで製造することができる半導体基板の製造方法を提供することができる。
本発明の実施の形態１における半導体基板の構成を概略的に示す平面図である。 図１の線ＩＩ−ＩＩに沿う概略断面図である。 本発明の実施の形態１における半導体基板の製造方法の第１工程を概略的に示す平面図である。 図３の線ＩＶ−ＩＶに沿う概略断面図である。 本発明の実施の形態１における半導体基板の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態１における半導体基板の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体基板の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体基板の製造方法の第５工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体基板の製造方法の第６工程を概略的に示す断面図である。 本発明の実施の形態２における半導体基板の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態２における半導体基板の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態２における半導体基板の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態３における半導体基板の製造方法の第１工程を概略的に示す断面図である。 本発明の実施の形態３における半導体基板の製造方法の第２工程を概略的に示す断面図である。 本発明の実施の形態３における半導体基板の製造方法の第３工程を概略的に示す断面図である。 本発明の実施の形態３の第１の変形例の半導体基板の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態３の第２の変形例の半導体基板の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態３の第３の変形例の半導体基板の製造方法の一工程を概略的に示す断面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の製造方法の概略フロー図である。 本発明の実施の形態４における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。
（実施の形態１）
図１および図２を参照して、本実施の形態の半導体基板８０ａは、支持部３０と、支持部３０によって支持された被支持部１０ａとを有する。被支持部１０ａは、ＳｉＣ基板１１〜１９（炭化珪素基板）を有する。
支持部３０は、ＳｉＣ基板１１〜１９の裏面（図１に示される面と反対の面）を互いにつないでおり、これによりＳｉＣ基板１１〜１９は互いに固定されている。ＳｉＣ基板１１〜１９のそれぞれは同一平面上において露出した表面を有し、たとえばＳｉＣ基板１１および１２のそれぞれは、第１および第２の表面Ｆ１、Ｆ２（図２）を有する。これにより半導体基板８０ａは、ＳｉＣ基板１１〜１９の各々に比して大きな表面を有する。よってＳｉＣ基板１１〜１９の各々を単独で用いる場合に比して、半導体基板８０ａを用いる場合の方が、半導体装置をより効率よく製造することができる。
また支持部３０は、高い耐熱性を有する材料からなり、好ましくは１８００℃以上の温度に耐え得る材料からなる。このような材料として、たとえば、炭化珪素、炭素、または高融点金属を用いることができる。この高融点金属としては、たとえば、モリブデン、タンタル、タングステン、ニオビウム、イリジウム、ルテニウム、またはジルコニウムを用いることができる。なお支持部３０の材料として、上記のうち炭化珪素が用いられると、支持部３０の物性をＳｉＣ基板１１〜１９に、より近づけることができる。
また被支持部１０ａにおいて、ＳｉＣ基板１１〜１９の間には隙間ＶＤａが存在し、この隙間ＶＤａの表面側（図２の上側）は炭化珪素接合部ＢＤａによって閉塞されている。炭化珪素接合部ＢＤａは、第１および第２の表面Ｆ１、Ｆ２の間に位置する部分を含み、これにより第１および第２の表面Ｆ１、Ｆ２が滑らかにつながっている。
次に本実施の半導体基板８０ａの製造方法について説明する。なお以下において説明を簡略化するためにＳｉＣ基板１１〜１９のうちＳｉＣ基板１１および１２に関してのみ言及する場合があるが、ＳｉＣ基板１３〜１９もＳｉＣ基板１１および１２と同様に扱われる。
図３および図４を参照して、複合基板８０Ｐが準備される。複合基板８０Ｐは、支持部３０と、ＳｉＣ基板群１０とを有する。
ＳｉＣ基板群１０は、ＳｉＣ基板１１（第１の炭化珪素基板）およびＳｉＣ基板１２（第２の炭化珪素基板）を含む。ＳｉＣ基板１１は、支持部３０に接合された第１の裏面Ｂ１と、第１の裏面Ｂ１に対向する第１の表面Ｆ１と、第１の裏面Ｂ１および第１の表面Ｆ１をつなぐ第１の側面Ｓ１とを有する。ＳｉＣ基板１２（第２の炭化珪素基板）は、支持部３０に接合された第２の裏面Ｂ２と、第２の裏面Ｂ２に対向する第２の表面Ｆ２と、第２の裏面Ｂ２および第２の表面Ｆ２をつなぐ第２の側面Ｓ２とを有する。第２の側面Ｓ２は、第１および第２の表面Ｆ１、Ｆ２の間に開口ＣＲを有する隙間ＧＰが第１の側面Ｓ１との間に形成されるように配置されている。
図５を参照して、開口ＣＲ上で隙間ＧＰを覆うように、第１および第２の表面Ｆ１、Ｆ２上にシリコン層７０が形成される。形成方法としては、たとえば、化学気相成長法、蒸着法、またはスパッタ法を用いることができる。
図６を参照して、シリコン層７０が、その融点以上の温度まで加熱されることで溶融される。これにより、溶融したシリコンが開口ＣＲから隙間ＧＰに導入される。好ましくは、この加熱温度は２２００℃以下とされる。
さらに図７を参照して、溶融されたシリコンが上記のように導入された結果、開口ＣＲ（図６）を塞ぐように第１および第２の側面Ｓ１、Ｓ２をつなぐシリコン接合部ＢＤｐ（図７）が形成される。
次にシリコン接合部ＢＤｐが、１７００℃以上２５００℃以下の温度まで加熱される。これによりシリコン接合部ＢＤｐの少なくとも一部が炭化される。
図８を参照して、上記の炭化により、炭化珪素からなり、開口ＣＲを塞ぐように第１および第２の側面Ｓ１、Ｓ２をつなぐ炭化珪素接合部ＢＤａが形成される。この炭化に寄与する炭素元素としては、ＳｉＣ基板１１および１２中のものを用いることができる。
また上記の炭化と同時に、シリコン層７０少なくとも一部が炭化されることで、炭化層７２が形成されてもよい。
好ましくは、この炭化工程において、シリコン層７０およびシリコン接合部ＢＤｐ（図７）に、炭素元素を含むガスが供給される。この炭素元素は、上記の炭化に寄与する。このガスとしては、たとえばプロパンまたはアセチレンを用いることができる。
図９を参照して、炭化層７２が除去されることで、第１および第２の表面Ｆ１、Ｆ２が露出させられる。除去方法としては、たとえば化学的機械的研磨法を用いることができる。以上により、半導体基板８０ａ（図２）が得られる。
本実施の形態によれば、図２に示すように、ＳｉＣ基板１１および１２が支持部３０を介して１つの半導体基板８０ａとして一体化される。半導体基板８０ａは、トランジスタなどの半導体装置が形成される基板面として、ＳｉＣ基板のそれぞれが有する第１および第２の表面Ｆ１、Ｆ２の両方を含む。すなわち半導体基板８０ａは、ＳｉＣ基板１１および１２のいずれかが単体で用いられる場合に比して、より大きな基板面を有する。よって半導体基板８０ａにより、半導体装置を効率よく製造することができる。
また半導体基板８０ａの製造工程において、複合基板８０Ｐ（図４）の第１および第２の表面Ｆ１、Ｆ２の間に存在していた開口ＣＲが、炭化珪素接合部ＢＤａ（図２）によって塞がれる。これにより第１および第２の表面Ｆ１、Ｆ２は互いに滑らかにつながった面となる。よって半導体基板８０ａを用いた半導体装置の製造工程においては、第１および第２の表面Ｆ１、Ｆ２の間に、歩留り低下の原因となる異物が溜まりにくい。よって半導体基板８０ａを用いることで、半導体装置を高い歩留りで製造することができる。
また炭化珪素接合部ＢＤａは、炭化珪素からなるので、ＳｉＣ基板１１および１２と同程度に高い耐熱性を有する。よって、炭化珪素接合部ＢＤａは、ＳｉＣ基板を用いた半導体装置の製造工程において通常適用される温度に耐えることができる。
なお、好ましくは、シリコン層７０（図５）の厚さは、０．１μｍ超１ｍｍ未満とされる。厚さが０．１μｍ以下であると、隙間ＧＰに導入されるシリコンの量が過小となることで、シリコン接合部ＢＤｐ（図７）の厚さが過小となったり、またはシリコン接合部ＢＤｐが開口ＣＲ中でとぎれてしまったりし得る。またシリコン層７０の厚さが１ｍｍ以上であると、炭化工程においてシリコン層７０との反応により第１および第２の表面Ｆ１、Ｆ２が荒れやすくなったり、炭化層７２（図８）の除去に要する時間が過度に長くなったりし得る。
またシリコン接合部ＢＤｐの形成（図７）の後に、第１および第２の表面Ｆ１、Ｆ２上に存在するシリコン層７０の少なくとも一部が除去され、その後に炭化工程が行われてもよい。これにより、シリコン層７０を十分に厚く形成することでシリコン接合部ＢＤｐを確実に形成しつつ、炭化工程におけるシリコン層７０との反応による第１および第２の表面Ｆ１、Ｆ２の荒れの発生を抑制することができる。シリコン層７０の除去方法としては、たとえばエッチング法または化学的機械的研磨法を用いることができる。
また上記の製造方法においては炭化層７２が除去されるが、炭化層７２を半導体装置の製造に用いることができる場合、炭化層７２が残されてもよい。
（実施の形態２）
本実施の形態の半導体基板の製造方法においても、まず実施の形態１と同様に、複合基板８０Ｐ（図３、図４）が準備される。なお以下において説明を簡略化するために、複合基板８０Ｐが有するＳｉＣ基板１１〜１９のうちＳｉＣ基板１１および１２に関してのみ言及する場合があるが、ＳｉＣ基板１３〜１９もＳｉＣ基板１１および１２と同様に扱われる。
図１０を参照して、処理室（図示せず）内において、坩堝４１内に、固体ＳｉからなるＳｉ材料２１が収められる。また坩堝４１は原料加熱体４２に収められる。好ましくは、処理室内の雰囲気は不活性ガスとされる。
なお原料加熱体４２としては、対象物を加熱することができるものであれば用いることができ、たとえば、グラファイトヒータを用いるような抵抗加熱方式のもの、または誘導加熱方式のものを用いることができる。
次に原料加熱体４２によってＳｉ材料２１がＳｉの融点以上に加熱されることで、Ｓｉ材料２１が溶融する。
図１１を参照して、上記の溶融によってＳｉ融液２２が形成される。そして図中矢印で示すように複合基板８０Ｐの開口ＣＲがＳｉ融液２２に浸漬される。
主に図１２を参照して、上記浸漬により融液２２は、複合基板８０Ｐの表面Ｆ１およびＦ２に接触させられ、また開口ＣＲから隙間ＧＰ内へ導入される。これによりシリコン層７０およびシリコン接合部ＢＤｐ（図７）と同様の構造が形成される。次に複合基板８０Ｐが融液２２（図１２）から引き上げられる。
この後に、好ましくは、第１および第２の表面Ｆ１、Ｆ２（図７）上に存在するシリコン層７０の少なくとも一部が除去される。より好ましくは、シリコン層７０の厚さが１００μｍ以下とされる。これにより炭化工程におけるシリコン層７０との反応による第１および第２の表面Ｆ１、Ｆ２の荒れの発生を抑制することができる。シリコン層７０の除去方法としては、たとえばエッチング法または化学的機械的研磨法を用いることができる。
次に、実施の形態１と同様の炭化工程が行われることで、本実施の形態の半導体基板として、半導体基板８０ａ（図２）と同様のものが得られる。
本実施の形態によれば、シリコン接合部ＢＤｐ（図７）を、実施の形態１と異なり、融液成長法によって形成することができる。
（実施の形態３）
本実施の形態においては、実施の形態１で用いられる複合基板８０Ｐ（図３、図４）の製造方法について、特に支持部３０が炭化珪素からなる場合について詳しく説明する。なお以下において説明を簡略化するためにＳｉＣ基板１１〜１９（図３、図４）のうちＳｉＣ基板１１および１２に関してのみ言及する場合があるが、ＳｉＣ基板１３〜１９もＳｉＣ基板１１および１２と同様に扱われる。
図１３を参照して、単結晶構造を有するＳｉＣ基板１１および１２が準備される。具体的には、たとえば、六方晶系における（０００１）面で成長したＳｉＣインゴットを（０３−３８）面に沿って切断することによって、ＳｉＣ基板１１および１２が準備される。好ましくは、裏面Ｂ１およびＢ２のラフネスがＲａとして１００μｍ以下である。
次に処理室内において第１の加熱体８１上に、裏面Ｂ１およびＢ２の各々が一の方向（図１３における上方向）に露出するようにＳｉＣ基板１１および１２が配置される。すなわちＳｉＣ基板１１および１２が、平面視において並ぶように配置される。
好ましくは、上記の配置は、裏面Ｂ１およびＢ２の各々が同一平面上に位置するか、または第１および第２の表面Ｆ１、Ｆ２の各々が同一平面上に位置するように行なわれる。
また好ましくはＳｉＣ基板１１および１２の間の最短間隔（図１３における横方向の最短間隔）は５ｍｍ以下とされ、より好ましくは１ｍｍ以下とされ、さらに好ましくは１００μｍ以下とされ、さらに好ましくは１０μｍ以下とされる。具体的には、たとえば、同一の矩形形状を有する基板が１ｍｍ以下の間隔を空けてマトリクス状に配置される。
次に裏面Ｂ１およびＢ２を互いにつなぐ支持部３０（図２）が、以下のように形成される。
まず一の方向（図１３における上方向）に露出する裏面Ｂ１およびＢ２の各々と、裏面Ｂ１およびＢ２に対して一の方向（図１３における上方向）に配置された固体原料２０の表面ＳＳとが、間隔Ｄ１を空けて対向させられる。好ましくは、間隔Ｄ１の平均値は１μｍ以上１ｃｍ以下とされる。
固体原料２０はＳｉＣからなり、好ましくは一塊の炭化珪素の固形物であり、具体的には、たとえばＳｉＣウエハである。固体原料２０のＳｉＣの結晶構造は特に限定されない。また好ましくは、固体原料２０の表面ＳＳのラフネスはＲａとして１ｍｍ以下である。
なお間隔Ｄ１（図１３）をより確実に設けるために、間隔Ｄ１に対応する高さを有するスペーサ８３（図１６）が用いられてもよい。この方法は、間隔Ｄ１の平均値が１００μｍ程度以上の場合に特に有効である。
次に第１の加熱体８１によってＳｉＣ基板１１および１２が所定の基板温度まで加熱される。また第２の加熱体８２によって固体原料２０が所定の原料温度まで加熱される。固体原料２０が原料温度まで加熱されることによって、固体原料の表面ＳＳにおいてＳｉＣが昇華することで、昇華物、すなわち気体が発生する。この気体は、一の方向（図１３における上方向）から、裏面Ｂ１およびＢ２の各々の上に供給される。
好ましくは基板温度は原料温度よりも低くされる。より好ましくは、基板温度および原料温度の差異は、ＳｉＣ基板１１、１２、および固体原料２０の各々において、厚み方向（図１３における縦方向）に０．１℃／ｍｍ以上１００℃／ｍｍ以下の温度勾配が生じるように設定される。また好ましくは、基板温度は１８００°以上２５００℃以下である。
図１４を参照して、上記のように供給された気体は、裏面Ｂ１およびＢ２の各々の上で、固化させられることで再結晶化される。これにより裏面Ｂ１およびＢ２を互いにつなぐ支持部３０ｐが形成される。また固体原料２０（図１３）は、消耗して小さくなることで固体原料２０ｐになる。
主に図１５を参照して、さらに昇華が進むことで、固体原料２０ｐ（図１４）が消失する。これにより裏面Ｂ１およびＢ２を互いにつなぐ、支持部３０が形成される。
好ましくは、支持部３０が形成される際、処理室内の雰囲気は、大気雰囲気を減圧することにより得られた雰囲気とされる。雰囲気の圧力は、好ましくは、１０-1Ｐａよりも高く１０4Ｐａよりも低くされる。
なお上記の雰囲気は不活性ガス雰囲気であってもよい。不活性ガスとしては、たとえば、Ｈｅ、Ａｒなどの希ガス、窒素ガス、または希ガスと窒素ガスとの混合ガスを用いることができる。この混合ガスが用いられる場合、窒素ガスの割合は、たとえば６０％である。また処理室内の圧力は、好ましくは５０ｋＰａ以下とされ、より好ましくは１０ｋＰａ以下とされる。
また好ましくは、支持部３０は単結晶構造を有する。より好ましくは、裏面Ｂ１の結晶面に対して裏面Ｂ１上の支持部３０の結晶面の傾きは１０°以内であり、また裏面Ｂ２の結晶面に対して裏面Ｂ２上の支持部３０の結晶面の傾きは１０°以内である。これらの角度関係は、裏面Ｂ１およびＢ２の各々に対して支持部３０がエピタキシャル成長することによって容易に実現される。
なおＳｉＣ基板１１、１２の結晶構造は六方晶系であることが好ましく、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣであることがより好ましい。また、ＳｉＣ基板１１、１２と支持部３０とは、同一の結晶構造を有するＳｉＣ単結晶からなっていることが好ましい。
また好ましくは、ＳｉＣ基板１１および１２の各々の濃度と、支持部３０の不純物濃度とは互いに異なる。より好ましくは、ＳｉＣ基板１１および１２の各々の不純物濃度よりも、支持部３０の不純物濃度の方が高い。なおＳｉＣ基板１１、１２の不純物濃度は、たとえば５×１０16ｃｍ-3以上５×１０19ｃｍ-3以下である。また支持部３０の不純物濃度は、たとえば５×１０16ｃｍ-3以上５×１０21ｃｍ-3以下である。また上記の不純物としては、たとえば窒素またはリンを用いることができる。
また好ましくは、ＳｉＣ基板１１の{０００１}面に対する第１の表面Ｆ１のオフ角は５０°以上６５°以下であり、かつＳｉＣ基板の{０００１}面に対する第２の表面Ｆ２のオフ角は５０°以上６５°以下である。
より好ましくは、第１の表面Ｆ１のオフ方位とＳｉＣ基板１１の＜１−１００＞方向とのなす角は５°以下であり、かつ第２の表面Ｆ２のオフ方位と基板１２の＜１−１００＞方向とのなす角は５°以下である。
さらに好ましくは、ＳｉＣ基板１１の＜１−１００＞方向における{０３−３８}面に対する第１の表面Ｆ１のオフ角は−３°以上５°以下であり、ＳｉＣ基板１２の＜１−１００＞方向における{０３−３８}面に対する第２の表面Ｆ２のオフ角は−３°以上５°以下である。
なお上記において、「＜１−１００＞方向における{０３−３８}面に対する第１の表面Ｆ１のオフ角」とは、＜１−１００＞方向および＜０００１＞方向の張る射影面への第１の表面Ｆ１の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜１−１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。また「＜１−１００＞方向における{０３−３８}面に対する第２の表面Ｆ２のオフ角」についても同様である。
また好ましくは、第１の表面Ｆ１のオフ方位と基板１１の＜１１−２０＞方向とのなす角は５°以下であり、かつ第２の表面Ｆ２のオフ方位と基板１２の＜１１−２０＞方向とのなす角は５°以下である。
本実施の形態によれば、裏面Ｂ１およびＢ２の各々の上に形成される支持部３０がＳｉＣ基板１１および１２と同様にＳｉＣからなるので、ＳｉＣ基板と支持部３０との間で諸物性が近くなる。よってこの諸物性の相違に起因した、複合基板８０Ｐ（図３、図４）または半導体基板８０ａ（図１、図２）の反りや割れを抑制できる。
また昇華法を用いることで、支持部３０を高い品質で、かつ高速で形成することができる。また昇華法が特に近接昇華法であることにより、支持部３０をより均一に形成することができる。
また裏面Ｂ１およびＢ２の各々と固体原料２０の表面との間隔Ｄ１（図１３）の平均値が１ｃｍ以下とされることにより、支持部３０の膜厚分布を小さくすることができる。またこの間隔Ｄ１の平均値が１μｍ以上とされることにより、ＳｉＣが昇華する空間を十分に確保することができる。
また支持部３０を形成する工程において、ＳｉＣ基板１１および１２の温度は固体原料２０（図１３）の温度よりも低くされる。これにより、昇華されたＳｉＣをＳｉＣ基板１１および１２上において効率よく固化させることができる。
また好ましくは、ＳｉＣ基板１１および１２を配置する工程は、ＳｉＣ基板１１および１２の間の最短間隔が１ｍｍ以下となるように行なわれる。これにより支持部３０を、ＳｉＣ基板１１の裏面Ｂ１と、ＳｉＣ基板１２の裏面Ｂ２とをより確実につなぐように形成することができる。
また好ましくは、支持部３０は単結晶構造を有する。これにより、支持部３０の諸物性を、同じく単結晶構造を有するＳｉＣ基板１１および１２の各々の諸物性に近づけることができる。
より好ましくは、裏面Ｂ１の結晶面に対して裏面Ｂ１上の支持部３０の結晶面の傾きは１０°以内である。また裏面Ｂ２の結晶面に対して裏面Ｂ２上の支持部３０の結晶面の傾きは１０°以内である。これにより支持部３０の異方性を、ＳｉＣ基板１１および１２の各々の異方性に近づけることができる。
また好ましくは、ＳｉＣ基板１１および１２の各々の不純物濃度と、支持部３０の不純物濃度とは互いに異なる。これにより不純物濃度の異なる２層構造を有する半導体基板８０ａ（図２）を得ることができる。
また好ましくは、ＳｉＣ基板１１および１２の各々の不純物濃度よりも支持部３０の不純物濃度の方が高い。よってＳｉＣ基板１１および１２の各々の抵抗率に比して、支持部３０の抵抗率を小さくすることができる。これにより、支持部３０の厚さ方向に電流を流す半導体装置、すなわち縦型の半導体装置の製造に好適な半導体基板８０ａを得ることができる。
また好ましくは、ＳｉＣ基板１１の{０００１}面に対する第１の表面Ｆ１のオフ角は５０°以上６５°以下であり、かつＳｉＣ基板１２の{０００１}面に対する第２の表面Ｆ２のオフ角は５０°以上６５°以下である。これにより、第１および第２の表面Ｆ１、Ｆ２が｛０００１｝面である場合に比して、第１および第２の表面Ｆ１、Ｆ２におけるチャネル移動度を高めることができる。
より好ましくは、第１の表面Ｆ１のオフ方位とＳｉＣ基板１１の＜１−１００＞方向とのなす角は５°以下であり、かつ第２の表面Ｆ２のオフ方位とＳｉＣ基板１２の＜１−１００＞方向とのなす角は５°以下である。これにより第１および第２の表面Ｆ１、Ｆ２におけるチャネル移動度をより高めることができる。
さらに好ましくは、ＳｉＣ基板１１の＜１−１００＞方向における{０３−３８}面に対する第１の表面Ｆ１のオフ角は−３°以上５°以下であり、ＳｉＣ基板１２の＜１−１００＞方向における{０３−３８}面に対する第２の表面Ｆ２のオフ角は−３°以上５°以下である。これにより第１および第２の表面Ｆ１、Ｆ２におけるチャネル移動度をさらに高めることができる。
また好ましくは、第１の表面Ｆ１のオフ方位とＳｉＣ基板１１の＜１１−２０＞方向とのなす角は５°以下であり、かつ第２の表面Ｆ２のオフ方位とＳｉＣ基板１２の＜１１−２０＞方向とのなす角は５°以下である。これにより、第１および第２の表面Ｆ１、Ｆ２が｛０００１｝面である場合に比して、第１および第２の表面Ｆ１、Ｆ２におけるチャネル移動度を高めることができる。
なお上記において固体原料２０としてＳｉＣウエハを例示したが、固体原料２０はこれに限定されるものではなく、たとえばＳｉＣ粉体またはＳｉＣ焼結体であってもよい。
また第１および第２の加熱体８１、８２としては、対象物を加熱することができるものであれば用いることができ、たとえば、グラファイトヒータを用いるような抵抗加熱方式のもの、または誘導加熱方式のものを用いることができる。
また図１３においては、裏面Ｂ１およびＢ２の各々と、固体原料２０の表面ＳＳとの間は、全体に渡って間隔が空けられている。しかし、裏面Ｂ１およびＢ２と、固体原料２０の表面ＳＳとの間が一部接触しつつ、裏面Ｂ１およびＢ２の各々と固体原料２０の表面ＳＳとの間に間隔が空けられてもよい。この場合に相当する２つの変形例について、以下に説明する。
図１７を参照して、この例においては、固体原料２０としてのＳｉＣウエハの反りによって、上記間隔が確保される。より具体的には、本例においては、間隔Ｄ２は、局所的にはゼロになるが、平均値としては必ずゼロを超える。また好ましくは、間隔Ｄ１の平均値と同様に、間隔Ｄ２の平均値は１μｍ以上１ｃｍ以下とされる。
図１８を参照して、この例においては、ＳｉＣ基板１１〜１３の反りによって、上記間隔が確保される。より具体的には、本例においては、間隔Ｄ３は、局所的にはゼロになるが、平均値としては必ずゼロを超える。また好ましくは、間隔Ｄ１の平均値と同様に、間隔Ｄ３の平均値は１μｍ以上１ｃｍ以下とされる。
なお、図１７および図１８の各々の方法の組み合わせによって、すなわち、固体原料２０としてのＳｉＣウエハの反りと、ＳｉＣ基板１１〜１３の反りとの両方によって、上記間隔が確保されてもよい。
上述した、図１７および図１８の各々の方法、または両方法の組み合わせによる方法は、上記間隔の平均値が１００μｍ以下の場合に特に有効である。
（実施の形態４）
図１９を参照して、本実施の形態の半導体装置１００は、縦型ＤｉＭＯＳＦＥＴ(Double Implanted Metal Oxide Semiconductor Field Effect Transistor)であって、半導体基板８０ａ、バッファ層１２１、耐圧保持層１２２、ｐ領域１２３、ｎ+領域１２４、ｐ+領域１２５、酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。
半導体基板８０ａは、本実施の形態においてはｎ型の導電型を有し、また実施の形態１で説明したように、支持部３０およびＳｉＣ基板１１を有する。ドレイン電極１１２は、ＳｉＣ基板１１との間に支持部３０を挟むように、支持部３０上に設けられている。バッファ層１２１は、支持部３０との間にＳｉＣ基板１１を挟むように、ＳｉＣ基板１１上に設けられている。
バッファ層１２１は、導電型がｎ型であり、その厚さはたとえば０．５μｍである。またバッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。
耐圧保持層１２２は、バッファ層１２１上に形成されており、また導電型がｎ型の炭化ケイ素からなる。たとえば、耐圧保持層１２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０15ｃｍ-3である。
この耐圧保持層１２２の表面には、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて形成されている。ｐ領域１２３の内部において、ｐ領域１２３の表面層にｎ+領域１２４が形成されている。また、このｎ+領域１２４に隣接する位置には、ｐ+領域１２５が形成されている。一方のｐ領域１２３におけるｎ+領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層１２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ+領域１２４上にまで延在するように、酸化膜１２６が形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。また、ｎ+領域１２４およびｐ+領域１２５上にはソース電極１１１が形成されている。このソース電極１１１上には上部ソース電極１２７が形成されている。
酸化膜１２６と、半導体層としてのｎ+領域１２４、ｐ+領域１２５、ｐ領域１２３および耐圧保持層１２２との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は１×１０21ｃｍ-3以上となっている。これにより、特に酸化膜１２６下のチャネル領域（酸化膜１２６に接する部分であって、ｎ+領域１２４と耐圧保持層１２２との間のｐ領域１２３の部分）の移動度を向上させることができる。
次に半導体装置１００の製造方法について説明する。なお図２１〜図２４においてはＳｉＣ基板１１〜１９（図１）のうちＳｉＣ基板１１の近傍における工程のみを示すが、ＳｉＣ基板１２〜ＳｉＣ基板１９の各々の近傍においても、同様の工程が行なわれる。
まず基板準備工程（ステップＳ１１０：図２０）にて、半導体基板８０ａ（図１および図２）が準備される。半導体基板８０ａの導電型はｎ型とされる。
図２１を参照して、エピタキシャル層形成工程（ステップＳ１２０：図２０）により、バッファ層１２１および耐圧保持層１２２が、以下のように形成される。
まず半導体基板８０ａのＳｉＣ基板１１上にバッファ層１２１が形成される。バッファ層１２１は、導電型がｎ型の炭化ケイ素からなり、たとえば厚さ０．５μｍのエピタキシャル層である。またバッファ層１２１における導電型不純物の濃度は、たとえば５×１０17ｃｍ-3とされる。
次にバッファ層１２１上に耐圧保持層１２２が形成される。具体的には、導電型がｎ型の炭化ケイ素からなる層が、エピタキシャル成長法によって形成される。耐圧保持層１２２の厚さは、たとえば１０μｍとされる。また耐圧保持層１２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3である。
図２２を参照して、注入工程（ステップＳ１３０：図２０）により、ｐ領域１２３と、ｎ+領域１２４と、ｐ+領域１２５とが、以下のように形成される。
まず導電型がｐ型の不純物が耐圧保持層１２２の一部に選択的に注入されることで、ｐ領域１２３が形成される。次に、ｎ型の導電性不純物を所定の領域に選択的に注入することによってｎ+領域１２４が形成され、また導電型がｐ型の導電性不純物を所定の領域に選択的に注入することによってｐ+領域１２５が形成される。なお不純物の選択的な注入は、たとえば酸化膜からなるマスクを用いて行われる。
このような注入工程の後、活性化アニール処理が行われる。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行われる。
図２３を参照して、ゲート絶縁膜形成工程（ステップＳ１４０：図２０）が行われる。具体的には、耐圧保持層１２２と、ｐ領域１２３と、ｎ+領域１２４と、ｐ+領域１２５との上を覆うように、酸化膜１２６が形成される。この形成はドライ酸化（熱酸化）により行われてもよい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。
その後、窒素アニール工程（ステップＳ１５０）が行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層１２２、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５の各々と、酸化膜１２６との界面近傍に、窒素原子が導入される。
なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。
図２４を参照して、電極形成工程（ステップＳ１６０：図２０）により、ソース電極１１１およびドレイン電極１１２が、以下のように形成される。
まず酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、酸化膜１２６のうちｎ+領域１２４およびｐ+領域１２５上に位置する部分がエッチングにより除去される。これにより酸化膜１２６に開口部が形成される。次に、この開口部においてｎ+領域１２４およびｐ+領域１２５の各々と接触するように導電体膜が形成される。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。
なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
再び図１９を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、半導体基板８０ａの裏面上にドレイン電極１１２が形成される。また酸化膜１２６上にゲート電極１１０が形成される。以上により、半導体装置１００が得られる。
なお本実施の形態における導電型が入れ替えられた構成、すなわちｐ型とｎ型とが入れ替えられた構成を用いることもできる。
また縦型ＤｉＭＯＳＦＥＴを例示したが、本発明の半導体基板を用いて他の半導体装置が製造されてもよく、たとえばＲＥＳＵＲＦ−ＪＦＥＴ(Reduced Surface Field-Junction Field Effect Transistor)またはショットキーダイオードが製造されてもよい。
（付記１）
本発明の半導体基板は、以下の製造方法で作製されたものである。
支持部と第１および第２の炭化珪素基板とを有する複合基板が準備される。第１の炭化珪素基板は、支持部に接合された第１の裏面と、第１の裏面に対向する第１の表面と、第１の裏面および第１の表面をつなぐ第１の側面とを有する。第２の炭化珪素基板は、支持部に接合された第２の裏面と、第２の裏面に対向する第２の表面と、第２の裏面および第２の表面をつなぐ第２の側面とを有する。第２の側面は、第１および第２の表面の間に開口を有する隙間が第１の側面との間に形成されるように配置されている。溶融したシリコンを開口から隙間内へ導入することで、開口を塞ぐように第１および第２の側面をつなぐシリコン接合部が形成される。シリコン接合部を炭化することで、開口を塞ぐように第１および第２の側面をつなぐ炭化珪素接合部が形成される。
（付記２）
本発明の半導体装置は、以下の製造方法で作製された半導体基板を用いて作製されたものである。
支持部と第１および第２の炭化珪素基板とを有する複合基板が準備される。第１の炭化珪素基板は、支持部に接合された第１の裏面と、第１の裏面に対向する第１の表面と、第１の裏面および第１の表面をつなぐ第１の側面とを有する。第２の炭化珪素基板は、支持部に接合された第２の裏面と、第２の裏面に対向する第２の表面と、第２の裏面および第２の表面をつなぐ第２の側面とを有する。第２の側面は、第１および第２の表面の間に開口を有する隙間が第１の側面との間に形成されるように配置されている。溶融したシリコンを開口から隙間内へ導入することで、開口を塞ぐように第１および第２の側面をつなぐシリコン接合部が形成される。シリコン接合部を炭化することで、開口を塞ぐように第１および第２の側面をつなぐ炭化珪素接合部が形成される。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体基板の製造方法は、単結晶構造を有する炭化珪素からなる部分を含む半導体基板の製造方法に、特に有利に適用され得る。
ＢＤａ 炭化珪素接合部、ＢＤｐ シリコン接合部、１０ ＳｉＣ基板群、１０ａ 被支持層、１１ ＳｉＣ基板(第１の炭化珪素基板）、１２ ＳｉＣ基板（第２の炭化珪素基板）、１３〜１９ ＳｉＣ基板、２０，２０ｐ 固体原料、２１ Ｓｉ材料、２２ Ｓｉ融液、３０，３０ｐ 支持部、７０ シリコン層、７２ 炭化層、８０ａ 半導体基板、８０Ｐ 複合基板、８１ 第１の加熱体、８２ 第２の加熱体、１００ 半導体装置。

Claims (8)

  1. 支持部（３０）と第１および第２の炭化珪素基板（１１，１２）とを有する複合基板を準備する工程を備え、前記第１の炭化珪素基板は、前記支持部に接合された第１の裏面と、前記第１の裏面に対向する第１の表面（Ｆ１）と、前記第１の裏面および前記第１の表面をつなぐ第１の側面（Ｓ１）とを有し、前記第２の炭化珪素基板は、前記支持部に接合された第２の裏面と、前記第２の裏面に対向する第２の表面（Ｆ２）と、前記第２の裏面および前記第２の表面をつなぐ第２の側面（Ｓ２）とを有し、前記第２の側面は、前記第１および第２の表面の間に開口を有する隙間が前記第１の側面との間に形成されるように配置され、さらに
    溶融したシリコンを前記開口から前記隙間内へ導入することで、前記開口を塞ぐように前記第１および第２の側面をつなぐシリコン接合部（ＢＤｐ）を形成する工程と、
    前記シリコン接合部を炭化することで、前記開口を塞ぐように前記第１および第２の側面をつなぐ炭化珪素接合部（ＢＤａ）を形成する工程とを備えた、半導体基板の製造方法。
  2. 前記炭化珪素接合部を形成する工程は、前記シリコン接合部に、炭素元素を含むガスを供給する工程を含む、請求の範囲第１項に記載の半導体基板の製造方法。
  3. 前記炭化珪素接合部を形成する工程の後に、前記第１および第２の表面を露出させる工程をさらに備えた、請求の範囲第１項に記載の半導体基板の製造方法。
  4. 前記シリコン接合部を形成する工程の後、かつ前記炭化珪素接合部を形成する工程の前に、前記第１および第２の表面上において研磨を行う工程をさらに備えた、請求の範囲第１項に記載の半導体基板の製造方法。
  5. 前記シリコン接合部を形成する工程は、
    前記開口上で前記隙間を覆うシリコン層（７０）を設ける工程と、
    前記シリコン層を溶融する工程とを含む、請求の範囲第１項に記載の半導体基板の製造方法。
  6. 前記シリコン層を設ける工程は、化学気相成長法、蒸着法、およびスパッタ法のいずれかによって行われる、請求の範囲第５項に記載の半導体基板の製造方法。
  7. 前記シリコン接合部を形成する工程は、
    溶融したシリコン（２２）を準備する工程と、
    前記溶融したシリコンに前記開口を浸す工程とを含む、請求の範囲第１項に記載の半導体基板の製造方法。
  8. 前記支持部は炭化珪素からなる、請求の範囲第１項に記載の半導体基板の製造方法。
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JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04372109A (ja) * 1991-06-21 1992-12-25 Hitachi Ltd 貼り合わせ基板とその製造方法及びその基板を用いた半導体装置
JPH1187200A (ja) * 1997-09-05 1999-03-30 Toshiba Corp 半導体基板及び半導体装置の製造方法
FR2826378B1 (fr) * 2001-06-22 2004-10-15 Commissariat Energie Atomique Structure composite a orientation cristalline uniforme et procede de controle de l'orientation cristalline d'une telle structure
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
JP4182323B2 (ja) * 2002-02-27 2008-11-19 ソニー株式会社 複合基板、基板製造方法
JP2003300793A (ja) * 2002-04-05 2003-10-21 Sony Corp 加熱装置および半導体薄膜製造方法
US7314520B2 (en) 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
US7759225B2 (en) * 2005-09-02 2010-07-20 Showa Denko K.K. Method for fabricating semiconductor layer and light-emitting diode
US7507998B2 (en) * 2006-09-29 2009-03-24 Tpo Displays Corp. System for displaying images and method for fabricating the same

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