JPWO2010150327A1 - 画像処理装置 - Google Patents

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Abstract

量子化されたデジタル映像のビット幅を拡張し、高階調の映像を復元する画像処理装置において、ローパスフィルタ１０３にて８ビットの入力映像データＶＩ１の低周波成分を抽出し、低周波成分抽出時の演算過程で１０ビットに拡張された映像データＬＰ１が得られる。この映像データＬＰ１は丸め回路１０４で下位２ビットが四捨五入されて、８ビットの映像データＲＤ１として出力される。比較回路１０５は、前記映像データＲＤ１と映像データＶＩ２とを比較し、映像出力制御回路１０６は前記比較の結果ＣＰ１に基づいて制御信号ＯＣ１を出力する。ビット付加回路１０９では、映像データＶＩ１のＬＳＢ側に２ビット付加して１０ビットの映像データＢＳ１を出力する。出力映像選択回路１１１は、前記制御信号ＯＣ１に基づいて、映像データＬＰ２と映像データＢＳ２との何れかを選択し、１０ビットの映像データＶＯ１として出力する。

Description

本発明は、デジタル映像信号を処理する画像処理装置に関し、特に、階調を向上させて滑らかな映像を復元する画像処理装置に関する。
近年のデジタル画像処理装置の高性能化に伴い、高解像度の映像コンテンツが増加している。更に、映像及び音声の伝送方式であるＨＤＭＩ（High-Definition Multimedia Interface）では、８ビットを超えるディープカラーでの伝送が可能となり、ディープカラー出力が可能な再生装置も増えてきている。また、映像を表示するディスプレイの性能向上に伴い、８ビット以上の精度で表示できるディスプレイも増えてきている。
ビデオカメラ等で撮影された映像はアナログ映像としてフィルムに記録され、アナログ−デジタル変換（以下、Ａ／Ｄ変換という）により、デジタル映像データに変換される。しかしながら、Ａ／Ｄ変換により得られるデジタル映像データの量子化ビット幅は、光ディスク等の記憶媒体に記憶する際のデータ容量の削減等の理由で、８ビット程度に制限されている。
従来のディスプレイでは、映像表示時の分解能が８ビット程度であったため、表示する映像データが８ビットであったとしても問題にはならなかったが、８ビット以上の精度で表示可能なディスプレイに表示する際には、特にＣＧ（Computer Graphics）等におけるグラデーション映像等のなだらかに変化する映像信号を表示する場合において、８ビットのＬＳＢ（Least Significant Bit）の差分が顕著に現れ、画面上で等高線状に視認されてしまう。
このような画質の劣化を抑止するための方法として、例えば特許文献１に記載のビット拡張装置が提案されている。
図１は、特許文献１のビット拡張装置の構成例である。図１のビット拡張装置では、入力端子００１には例えば８ビットの画像信号Ｓ１が供給されており、画像信号Ｓ１は、１０ビット化回路００２にてＬＳＢ側に２ビット「０」を付加して、１０ビットにビット拡張されて映像信号Ｓ２となる。１０ビットの映像信号Ｓ２は、入力画像信号Ｓ１の画像の性質に基づいて制御信号を出力する制御信号出力回路０２０と、この制御信号出力回路０２０からの制御信号に応じて適応的に１０ビットの信号に変換する変換部０３０とに送られている。
前記制御信号出力回路０２０は、加算器００５と比較器００６とから成り、変換部０３０は、ローパスフィルタ（ＬＰＦ）００３、ＬＳＢ抽出回路００４、加算器００７、００９及びスイッチ００８から成っている。１０ビット化回路００２の出力信号Ｓ２は、変換部０３０のローパスフィルタ００３、加算器００７及び制御信号出力回路０２０の加算器００５に各々送られている。変換部０３０のローパスフィルタ００３は、１０ビット化された画像信号Ｓ２にフィルタ処理を行い、信号Ｓ３を出力する。上記信号Ｓ３は、ＬＳＢ抽出回路００４及び制御信号出力回路０２０の加算器００５に送られる。制御信号出力回路０２０の加算器００５では、ローパスフィルタ００３の出力信号Ｓ３と１０ビット化回路の出力信号Ｓ２との差分Ｓ５＝Ｓ２−Ｓ３を出力し、比較器００６に送る。比較器００６は、その差分Ｓ５を所定の閾値、例えば２ビットに相当する「４」と比較し、その比較結果に基づいて、後述するように、入力画像信号の高周波成分を失うことなく下位ビットを付加するための制御信号Ｃ１と、下位ビットの付加の仕方を制御するための制御信号Ｃ２とを出力する。
変換部０３０のＬＳＢ抽出回路００４は、１０ビットの画像信号Ｓ３のＬＳＢ側の２ビットのみを出力信号Ｓ４として取り出し、スイッチ００８に供給する。上記比較器００６からの制御信号Ｃ１は、スイッチ００８にオン／オフ制御信号として供給されている。加算器００７には、上記制御信号Ｃ２が供給され、加算器００７からの出力信号は変換部０３０の加算器００９に送られる。加算器００９にはスイッチ００８からの出力信号が供給され、加算器００９からの出力信号は、出力端子０１０を介して取り出される。
ここで、ローパスフィルタ００３がＦＩＲ（有限インパルス応答）フィルタで構成されており、その伝達関数が以下の式１で表される場合について考える。
（１＋２×Ｚ−１＋２×Ｚ−２＋２×Ｚ−３＋Ｚ−４）／８ （式１）
図２（Ａ）は、入力端子００１に入力された映像信号Ｄ００１と、ローパスフィルタ００３からの出力信号Ｓ３の変化Ｄ００２とを示している。図２（Ｂ）は、図２（Ａ）の映像信号Ｄ００１が入力端子００１に入力されたときの出力端子０１０からの出力映像データＤ００３を示している。映像信号Ｄ００１と出力映像データＤ００３とを比較すると、信号の変化が滑らかになっていることが判る。
また、第２の方法として、特許文献２に記載の画像処理装置が提案されている。
特許文献２の画像処理装置では、入力映像の近接して並んでいる画素において、隣り合う画素データの値が異なる変化点画素の近傍で、変化点画素の前後数画素で同じデータが複数連続しているときに、変化点画素の前後で滑らかに変化するように線形的にビット拡張する。図４は、符号Ｄ０１１のように変化する映像データを特許文献２の画像処理装置に入力したときに、特許文献２の画像処理装置より出力される映像データＤ０１２の変化を示している。領域Ａ０１１及びＡ０１３では、データの変化点の周辺で同じデータが複数画素連続しているため、線形的にビット拡張される。領域Ａ０１２では、データの変化点の周辺で連続的に変化しており、同じ値の画素が複数連続していないため、入力されたデータをそのまま出力している。
また、第３の方法として、図５に示す特許文献３に記載の画像処理装置が提案されている。
特許文献３の画像処理装置によれば、入力映像信号をビット拡張する際に、ローパスフィルタの周波数特性に依存することなく、滑らかに変化する信号を得ることが可能となる。特許文献３に記載の装置では、図５に示すように、ローパスフィルタ０４１を用いて８ビットの入力映像の低周波成分を抽出する。次に、ローパスフィルタ０４１が出力した低周波成分（８ビット以上）は、丸め処理演算部０４２にて入力信号Ｓｉと同じ８ビットに丸め処理された映像データと、１０ビットに丸め処理された映像データとを出力する。加算器０４４では、入力信号Ｓｉから上記１０ビットに丸め処理された映像データを減算し、高周波成分を抽出する。また丸め処理演算部０４２から出力される８ビットに丸め処理された映像データは、ビット拡張部０４６に入力される。ビット拡張部０４６から出力された１０ビットの映像信号は、加算器０４７において、減算器０４４から出力された映像信号に足し合わされ、リミッタ０４８で、（ｓ＋１１）ビットを１０ビットに制限して出力する。ビット拡張部０４６では、入力された８ビットの低周波信号のＬＳＢの変化及び同じ値が連続する領域の検出を行い、同じ値が連続していてかつ前の変化点からの変化量が８ビットの最小変化量（１ＬＳＢ）であるときに、前の変化点から次の変化点に向けて線形的に変化するように、８ビットの低周波信号のＬＳＢに２ビット付加する。その結果、ビット拡張部０４６では、８ビットの低周波信号が１ＬＳＢ変化する（即ち、８ビットでの最小変化する）変化点の近傍で、線形的に滑らかに変化するようにビット拡張される。
特開平８−２３７６６９号公報 特開２００４−５４２１０号公報 特開２００７−２２１５６９号公報
上記従来の画像処理装置により、低周波部分の階調が向上し、滑らかな映像を出力することが可能となる。
しかしながら、特許文献１のビット拡張装置では、特定の領域で不要なノイズが発生する可能性がある。例として、図３（Ａ）の符号Ｄ００４のように変化する映像信号を入力端子００１に入力した場合を考える。
図３（Ａ）は、入力端子００１に入力された映像信号Ｄ００４と、ローパスフィルタ００３からの出力信号Ｓ３の変化Ｄ００５とを示している。図３（Ｂ）の符号Ｄ００６は、図３（Ａ）の映像信号Ｄ００４が入力端子００１に入力されたときの出力端子０１０からの出力映像データの変化を示している。図１の加算器００５では、信号Ｓ３（Ｄ００５）と信号Ｓ２（Ｄ００４）との差分を計算し、差分信号Ｓ５として出力される。比較器００６では、上記の差分Ｓ５を基に出力映像を制御するための制御信号Ｃ１及びＣ２を出力する。このとき、比較器００６が比較する閾値を仮に「４」であるものとする。図３（Ａ）の領域Ａ００２においては、信号Ｓ３（Ｄ００５）と信号Ｓ２（Ｄ００４）との差分が「４」以上であるため、加算器００７及び００９では加算されずに、Ｓ２（Ｄ００４）が出力されるが、領域Ａ００１及びＡ００３においては、信号Ｓ３（Ｄ００５）と信号Ｓ２（Ｄ００４）との差分が「４」以下になるため、制御信号Ｃ１によりスイッチ００８がＯＮし、加算器００７及び００９による加算が実行される。その結果、図３（Ｂ）の符号Ｄ００６に示す通り、領域Ａ００１及びＡ００３においてノイズが発生してしまう。
また、特許文献２の画像処理装置では、図４の領域Ａ０１１及びＡ０１３においては、線形的に変化するようにビット拡張されるため、滑らかに変化する映像を得ることができるが、領域Ａ０１２には線形補完が適用されないため、領域Ａ０１１と領域Ａ０１３との間で滑らかな映像を得ることができず、領域Ａ０１２の影響で輪郭が視認される可能性がある。
更に、特許文献３の画像処理装置では、低周波成分と高周波成分とを分離し、低周波成分のみに画像補正を行った後、低周波成分と高周波成分とを足し合わせて映像を出力している。特許文献３の画像処理装置では、ビット拡張部０４６において、ローパスフィルタからの出力データの変化と連続性を検出し、上記の変化及び連続性の情報に基づいて、線形的に滑らかに変化するように補正を加えている。しかしながら、変化量が８ビットの２ＬＳＢ以上である部分については補正が加えられない上に、本補正を加えるために多量のメモリを必要となるため、回路規模が増大することが懸念される。
上記課題を解決するため、本発明の画像処理装置は、量子化されたデジタル映像データから元映像を復元する画像処理装置であって、前記量子化されたデジタル映像データが入力される入力手段と、前記入力手段から出力される第１の映像データに対してフィルタ処理を施すフィルタ手段と、前記フィルタ手段から出力される第２の映像データを前記第１の映像データのビット幅に変換する丸め手段と、前記丸め手段から出力される第３の映像データと前記第１の映像データとを比較する比較手段と、前記比較手段から出力される比較結果に基づいて制御信号を生成する映像出力制御手段と、前記第１の映像データに予め決められたビット数だけ付加するビット付加手段と、前記制御信号に基づいて、前記第２の映像データと前記ビット付加手段から出力される第４の映像データとを選択して出力する出力映像選択手段と、前記出力映像選択手段から出力される第５の映像データを外部に出力する出力手段とを具備することを特徴とする。
本発明は、前記画像処理装置において、前記フィルタ手段は、前記第１の映像データの低周波成分を抽出するローパスフィルタであることを特徴とする。
本発明は、前記画像処理装置において、前記比較手段は、前記第１の映像データと前記第３の映像データとが等しいことを検出することを特徴とする。
本発明は、前記画像処理装置において、前記映像出力制御手段は、前記比較手段から出力される前記比較結果を１つ以上保持する比較結果保持手段を有し、前記映像出力制御手段は、前記比較結果保持手段が保持している前記１つ以上の比較結果のうち、予め決められた複数の比較結果に基づいて前記制御信号を生成することを特徴とする。
本発明は、前記画像処理装置において、前記第１の映像データを保持するメモリ手段を有し、前記フィルタ手段には、前記第１の映像データの代わりに、前記メモリ手段が出力する垂直映像データ列が入力され、前記ビット付加手段には、前記第１の映像データの代わりに、前記メモリ手段が出力する第６の映像データが入力され、前記比較手段には、前記第１の映像データの代わりに、前記第６の映像データが入力され、前記垂直映像データ列には、前記第６の映像データが含まれていることを特徴とする。
本発明は、前記画像処理装置において、前記ビット付加手段は、前記第１の映像データの高周波成分を抽出するハイパスフィルタと、前記ハイパスフィルタから出力される前記第１の映像データの高周波成分と、前記第１の映像データとを加算する加算手段とを有し、前記加算手段から出力されたデータを前記第４の映像データとして出力することを特徴とする。
以上により、本発明では、特定の領域で不要なノイズや輪郭を発生させず、高階調の滑らかな映像を出力することが可能である。
以上説明したように、本発明の画像処理装置によれば、量子化された映像データのビット幅を拡張して出力する際に、入力映像を損なうことなく、高階調の滑らかな映像を出力することが可能である。
図１は特許文献１に記載のビット拡張装置の構成例を示すブロック図である。 図２は同ビット拡張装置の動作を説明するための図であり、同図（Ａ）は入力端子に入力される映像信号とローパスフィルタからの出力信号の変化とを示す図、同図（Ｂ）は同図（Ａ）の映像信号が入力端子に入力されたときの出力端子からの出力映像データを示す図である。 図３は同ビット拡張装置の課題を説明するための図であり、同図（Ａ）は入力端子に入力される映像信号を示す図、同図（Ｂ）は同図（Ａ）の映像信号が入力端子に入力されたときの出力端子からの出力映像データの変化を示す図である。 図４は特許文献２に記載の画像処理装置の動作を説明するための図である。 図５は特許文献３に記載の画像処理装置の構成例を示すブロック図である。 図６は本発明の実施形態１の画像処理装置の構成例を示すブロック図である。 図７は同画像処理装置の入力データと出力データの制御の動作を説明する図であり、同図（Ａ）は映像データの値の変化と同映像データがローパスフィルタを通過した後のデータの変化を示す図、同図（Ｂ）は同図（Ａ）の映像データが入力されたときの比較回路からの比較結果と映像出力制御回路からの制御信号の推移を示す図である。 図８は同画像処理装置により図７の映像データを入力したときの出力データを示す図である。 図９は本発明の実施形態２の画像処理装置の構成例を示すブロック図である。 図１０は本発明の実施形態２及び４の画像処理装置のローパスフィルタの動作を説明する図であり、同図（Ａ）はＦＩＲフィルタで構成されたローパスフィルタのフィルタ係数の一例を示す図、同図（Ｂ）は画素の並びの一例を示す図である。 図１１は本発明の実施形態２の画像処理装置のメモリ制御とローパスフィルタの処理との関係を説明する図である。 図１２は同画像処理装置のデータ出力制御部の動作を説明する図である。 図１３は同画像処理装置の出力データの選択動作を説明する図であり、同図（Ａ）は比較回路による比較結果を画素ごとに並べた例であって全ての画素の比較結果が「１」の場合を例示する図、同図（Ｂ）は比較結果が「０」の画素が存在する場合を例示する図である。 図１４は本発明の実施形態３の画像処理装置の構成例を示すブロック図である。 図１５は本発明の実施形態３及び４の画像処理装置のハイパスフィルタの構成例を示すブロック図である。 図１６は本発明の実施形態３の画像処理装置の入力データと出力データの制御の動作を説明する図であり、同図（Ａ）は映像データの値の変化と、その映像データがローパスフィルタを通過した後のデータの値の変化を示す図、同図（Ｂ）は同図（Ａ）の映像データが変化したときの比較回路の比較結果と映像出力制御回路の制御信号の値の推移を示す図である。 図１７は本発明の実施形態３の画像処理装置のハイパスフィルタの動作を説明する図であり、同図（Ａ）は図１５のＦＩＲフィルタから出力されるデータの変化を示す図、同図（Ｂ）は図１５の１／ｎゲイン回路から出力されるデータの変化を示す図、同図（Ｃ）は図１５の加算器が出力する映像データの値の変化を示す図である。 図１８は本発明の実施形態３の画像処理装置により図１６の映像データを入力したときの出力データを示す図である。 図１９は本発明の実施形態４の画像処理装置の構成例を示すブロック図である。 図２０は同実施形態４の画像処理装置のハイパスフィルタの動作を説明する図であり、同図（Ａ）はハイパスフィルタ内のＦＩＲフィルタが３×３のＦＩＲフィルタである場合を例示する図、同図（Ｂ）は画素の並びを例示する図である。 図２１は本発明の実施形態４の画像処理装置のメモリ制御とローパスフィルタの処理との関係を説明する図である。 図２２は本発明の実施形態４の画像処理装置のデータ出力制御部の動作を説明する図である。 図２３は本発明の実施形態４の画像処理装置の出力データの選択動作を説明する図であり、同図（Ａ）は比較回路による比較結果を画素ごとに並べた例であって全ての画素の比較結果が「１」の場合を例示する図、同図（Ｂ）は比較結果が「０」の画素が存在する場合を例示する図である。
以下に本発明の実施形態について、図面を参照しながら説明する。
（実施形態１）
図６に本発明の実施形態１の構成例を示す。図６において、１０１は映像コンテンツが記憶された記憶媒体、１０２は映像信号処理回路、１０３はローパスフィルタ（ＬＰＦ）、１０４は丸め回路、１０５は比較回路、１０６は映像出力制御回路、１０７、１０８、１１０は遅延回路、１０９はビット付加回路、１１１は出力映像選択回路、１１２は出力回路（ＨＤＭＩ）である。
記憶媒体１０１には、例えばＭＰＥＧ２等の方式で圧縮された映像コンテンツが記憶されている。映像信号処理回路（入力手段）１０２では、記憶媒体１０１から読み出された映像コンテンツＭＶ１を入力し、この映像コンテンツＭＶ１に対して復号化処理等の信号処理を施し、量子化された８ビットの映像データＶＩ１が出力される。ローパスフィルタ（フィルタ手段）１０３は、８ビットの映像データＶＩ１の低周波成分のみを抽出し、抽出時の演算の過程でビット拡張することにより、１０ビットの映像データＬＰ１を出力する。ここでは、例としてローパスフィルタ１０３はＦＩＲ（有限インパルス応答）フィルタで構成されており、その伝達関数は以下の式２で表されるものとする。
（１＋２×Ｚ−１＋６×Ｚ−２＋４×Ｚ−３＋Ｚ−４）／１６ （式２）
但し、１０ビットで出力するため、１６による除算は行わず、ローパスフィルタの最終段で１０ビットに制限して出力する。丸め回路（丸め手段）１０４ではローパスフィルタ１０３が出力した１０ビットの映像データＬＰ１の下位２ビットを四捨五入することにより、入力映像データＶＩ１と同じ８ビットの映像データＲＤ１として出力する。比較回路（比較手段）１０５には、丸め回路１０４から出力される映像データＲＤ１と、遅延回路１０８にて映像データＶＩ１を一定時間遅延させた映像データＶＩ２とが入力される。ここで、遅延回路１０８では、映像データＶＩ１に対して、ローパスフィルタ１０３及び丸め回路１０４での処理にかかる時間分だけ遅延させて映像データＶＩ２を出力することにより、映像データＲＤ１と映像データＶＩ２とが同じタイミングで比較回路１０５に入力される。比較回路１０５では、８ビットの映像データＲＤ１と８ビットの映像データＶＩ２とを比較し、映像データＲＤ１と映像データＶＩ２とが一致しているかどうかを比較結果ＣＰ１として出力する。その比較結果ＣＰ１は、映像データＲＤ１と映像データＶＩ２とが一致していた場合には「１」となり、映像データＲＤ１と映像データＶＩ２とが一致していない場合には「０」となる。
映像出力制御回路（映像出力制御手段）１０６では、比較回路１０５が出力した比較結果ＣＰ１に基づいて、出力映像を制御するための制御信号ＯＣ１を出力する。ビット付加回路（ビット付加手段）１０９では、入力映像データＶＩ１のＬＳＢ（Least Significant Bit）側に２ビット付加して１０ビットの映像データＢＳ１として出力する。ここでは、例として付加される２ビットは「００」であるものとする。出力映像選択回路（出力映像選択手段）１１１には、映像出力制御回路１０６が出力する制御信号ＯＣ１と、ローパスフィルタ１０３が出力した映像データＬＰ１を一定時間遅延させた映像データＬＰ２と、ビット付加回路１０９が出力した映像データＢＳ１を一定時間遅延させた映像データＢＳ２とが入力される。ここで、遅延回路１０７では、映像データＬＰ１に対して、丸め回路１０４、比較回路１０５、映像出力制御回路１０６での処理にかかる時間分だけ遅延させて映像データＬＰ２を出力する。遅延回路１１０では、映像データＢＳ１に対して、ローパスフィルタ１０３、丸め回路１０４、比較回路１０５、映像出力制御回路１０６での処理にかかる時間からビット付加回路１０９での処理にかかる時間を差し引いた時間分だけ遅延させて、映像データＢＳ２を出力する。遅延回路１０７及び１１０により、制御信号ＯＣ１、映像データＬＰ２及び映像データＢＳ２は同じタイミングで出力映像選択回路１１１に入力される。出力映像選択回路１１１では、制御信号ＯＣ１により、映像データＬＰ２か映像データＢＳ２かを選択して映像データＶＯ１として出力する。
ここで、制御信号ＯＣ１が「１」の場合には、映像データＬＰ２を映像データＶＯ１として出力し、制御信号ＯＣ１が「０」の場合には、映像データＢＳ２を映像データＶＯ１として出力する。出力映像選択回路１１１から出力された１０ビットの映像データＶＯ１はＨＤＭＩ１１２に入力され、ＨＤＭＩ１１２においてＨＤＭＩ規格準拠のパラレル−シリアル変換が実行され、ＨＤＭＩケーブルに出力される。
映像出力制御回路１０６は、比較結果ＣＰ１を複数保持することができる比較結果保持回路（比較結果保持手段）１１３を持ち、比較結果保持回路１１３に保持された比較結果に基づいて制御信号ＯＣ１を出力する。ここで、比較結果保持回路１１３に保持されている全ての比較結果が「１」であったときにのみ、制御信号ＯＣ１に「１」を出力し、比較結果保持回路１１３に保持されている比較結果のうち１つ以上の比較結果が「０」であったときには、制御信号ＯＣ１に「０」を出力する。ここでは、例として、比較結果保持回路１１３には３つの比較結果を保持することができ、新しい比較結果が入力される毎に、古い比較結果から順に消去されて行くこととする。
図７（Ａ）の実線Ｄ１０１は、図６の映像データＶＩ１の値の変化を表しており、破線Ｄ１０２は、実線Ｄ１０１のように変化する映像データＶＩ１が、ローパスフィルタ１０３に入力されたときの映像データＬＰ１のデータの変化を示している。図７（Ｂ）は、図７（Ａ）の符号Ｄ１０１ように変化する映像データＶＩ１が入力されたときの、比較回路１０５から出力される比較結果ＣＰ１と、映像出力制御回路１０６から出力される制御信号ＯＣ１の推移を示している。また、図８は、映像データＶＩ１が図７（Ａ）の実線Ｄ１０１のように変化していたときの、映像データＶＯ１の出力値を示している。
ローパスフィルタ１０３では、図７（Ａ）の破線Ｄ１０２に示すように、低周波成分を抽出することにより、映像データＶＩ１の変化Ｄ１０１と比べて滑らかに変化する映像データが得られている。
破線Ｄ１０２のように変化する映像データＬＰ１は、丸め回路１０４でＬＳＢ側の２ビットが四捨五入され、８ビットの映像データＲＤ１として比較回路１０５に入力される。ここで、データＤ１０１と、データＤ１０２の下位２ビットを四捨五入したデータとを比較したときの比較結果ＣＰ１が図７（Ｂ）に示されている。図７（Ｂ）に示す通り、領域Ａ１０２において、８ビットの映像データＲＤ１と映像データＶＩ１とが不一致しており、ＣＰ１に「０」が出力されている。映像出力制御回路１０６が出力する制御信号ＯＣ１は、比較結果保持回路１１３に保持された３つの比較結果に基づいて生成される。図７（Ｂ）の符号ａのように、比較結果保持回路１１３に格納された前後合わせて３画素分の比較結果が全て「１」であった場合には、制御信号ＯＣ１に「１」が出力され、図７（Ｂ）の符号ｂのように、比較結果保持回路に格納された前後合わせて３画素分の比較結果に１つでも「０」が含まれている場合には、制御信号ＯＣ１に「０」が出力される。図７（Ａ）の領域Ａ１０１及びＡ１０３においては、制御信号ＯＣ１が「１」となるため、映像データＶＯ１として、映像データＬＰ１を遅延させた映像データＬＰ２が出力される。図７（Ａ）の領域Ａ１０２においては、制御信号ＯＣ１が「０」となるため、映像データＶＯ１として映像データＶＩ１に２ビット付加した映像データＢＳ２が出力される。その結果、出力映像選択回路１１０から出力される映像データＶＯ１は、図８のデータＤ１０３のようになり、図７（Ａ）のデータＤ１０１の８ビットの１ＬＳＢの変化点において、より滑らかな信号変化が得られている。
（実施形態２）
図９に本発明の実施形態２の構成例を示す。
図９は実施形態１の構成例である図６に対してメモリ部（メモリ手段）１１４が追加されており、ローパスフィルタ１０３への映像データ、ビット付加回路１０９への映像データ、遅延回路１０８への映像データの出力源が、メモリ部１１４となっている点で、実施形態１とは異なる構成である。
メモリ部１１４には、映像データＶＩ１を複数ライン保持することができる。ここでは、例として３＋１ライン分の映像データを保持できるものとする。また、ローパスフィルタ１０３は、メモリ部１１４から垂直に並ぶ３画素分の映像データＬＭ１を用いて、映像データＬＭ１から低周波成分を抽出する。ここでは、例としてローパスフィルタ１０３は３×３のＦＩＲフィルタで構成されており、フィルタ係数は図１０（Ａ）の通りである。図１０（Ｂ）のように並ぶ画素において、画素Ｖ２２の値を算出する際には、以下の式３の計算式となる。
（（（Ｖ１１×１）＋（Ｖ１２×２）＋（Ｖ１３×１））＋
（（Ｖ２１×２）＋（Ｖ２２×４）＋（Ｖ２３×２））＋
（（Ｖ３１×１）＋（Ｖ３２×２）＋（Ｖ３３×１）））／１６ （式３）
但し、１０ビットで出力するため、１６による除算は行わず、ローパスフィルタ１０３の最終段で１０ビットに制限して出力する。
図１１及び図１２は、入力映像ＶＩ１の画素の並びを示したものである。ここで、画素Ｖ１０１のデータが、映像データＶＩ１に入力されている時間における動作について説明する。画素Ｖ１０１の映像データが、映像データＶＩ１として、メモリ部１１４に入力されている。この時間、それ以前の時間に入力された領域Ｌ１０１の画素データは全てメモリ部１１４に保持されている。そこで、画素Ｖ１０２を中心画素として低周波成分を抽出するため、ローパスフィルタ１０３は範囲Ｆ１０１に対して、式３のフィルタ演算を行う。上記フィルタ演算により得られた画素Ｖ１０２の映像データは、丸め回路１０４にて下位２ビットが四捨五入され、８ビットの映像データＲＤ１として比較回路１０５に入力される。一方で、メモリ部１１４から画素Ｖ１０２のデータが画素データＬＭ２として出力される。画素データＬＭ２は、遅延回路１０８で一定の遅延を付加され、ローパスフィルタ１０３から出力された画素Ｖ１０２の映像データＬＰ１が丸め回路１０４の処理を経て比較回路１０５に入力されると同時に、映像データＶＩ２として比較回路１０５に入力される。比較回路１０５では、映像データＲＤ１と映像データＶＩ２とを比較し、比較結果ＣＰ１を出力する。映像出力制御回路１０６では、入力された比較結果ＣＰ１を比較結果保持回路１１３に保持し、保持されている比較結果に基づいて制御信号ＯＣ１を生成する。ここで、比較結果保持回路１１３には、比較結果を３＋１ライン分だけ保持することができ、新しい比較結果を保持する際には、一番古い比較結果から順に消去されて行く。画素Ｖ１０２の映像データに対して比較回路１０５での比較結果がＣＰ１に出力されたとき、図１２の●の画素の比較結果が、比較結果保持回路１１３に保持されている。
ここで、図１３は、比較回路１０５による比較結果を画素ごとに並べた例であり、図１２及び図１３を用いて、制御信号ＯＣ１の制御方法について説明する。図１２の画素Ｖ１０３のデータを出力するために、映像出力制御回路１０６では、領域Ｆ１０２にある全ての画素の比較結果が「１」の場合（図１３（Ａ）の場合）には、制御信号ＯＣ１に「１」を出力し、領域Ｆ１０２にある画素のうち１つでも比較結果が「０」の画素が存在する場合（図１３（Ｂ）の場合）には、制御信号ＯＣ１に「０」を出力する。
遅延回路１０７では、画素Ｖ１０３のローパスフィルタ１０３からの出力データが、上記制御信号ＯＣ１と同時に出力映像選択回路１１１に入力されるように一定の遅延を付加して映像データＬＰ２として出力する。遅延回路１１０では、画素Ｖ１０３にビット付加回路１０９にて２ビット付加された映像データＢＳ１が、上記制御信号ＯＣ１と同時に出力映像選択回路１１１に入力されるように一定の遅延を付加して映像データＢＳ２として出力する。出力映像選択回路１１１では、制御信号ＯＣ１が「１」のときには、映像データＶＯ１として映像データＬＰ２を出力し、制御信号ＯＣ１が「０」のときには、映像データＶＯ１として映像データＢＳ２を出力する。出力映像選択回路１１１から出力された１０ビットの映像データＶＯ１はＨＤＭＩ１１２に入力され、ＨＤＭＩ１１２においてＨＤＭＩ規格準拠のパラレル−シリアル変換を実行し、ＨＤＭＩケーブルに出力される。
本実施形態２によれば、平面的に並んでいる画素に対して、平面的に低周波成分を抽出できるので、２次元で滑らかな映像を得ることが可能となる。
（実施形態３）
図１４に実施形態３の構成例を示す。
図１４は実施形態１の構成例である図６に対して、ビット付加回路１０９が、ハイパスフィルタ（ＨＰＦ）１１５と、ＬＳＢ追加回路１１６と、加算器１１７とを有している点で異なる。
ビット付加回路１０９では、ハイパスフィルタ１１５にて８ビットの映像データＶＩ１の高周波成分を抽出し、ＬＳＢ追加回路１１６において８ビットの映像データＶＩ１のＬＳＢ側に２ビット付加して１０ビットの映像データとして出力し、加算器（加算手段）１１７にて映像データＶＩ１に２ビット付加して１０ビット化した映像データに映像データＶＩ１の高周波成分を加算して、１０ビットの映像データＢＳ１として出力する。ここでは、例としてＬＳＢ追加回路１１６で付加される２ビットの値は「００」であるものとする。
ハイパスフィルタ１１５は、例として図１５に示すような構成となっている。図１５の１１８はＦＩＲフィルタ、１１９は１／ｎゲイン回路であり、１２０はリミッタである。
ＦＩＲフィルタ１１８は、例として以下の式４のような伝達関数のフィルタとする。
（１−４×Ｚ−１＋６×Ｚ−２−４×Ｚ−３＋Ｚ−４）／１６ （式４）
但し、１０ビットで出力するため、１６による除算は行わず、リミッタ１２０で１０ビットに制限して出力する。本実施形態３では、ビット付加回路１０９のハイパスフィルタとしてＦＩＲフィルタ１１８を内蔵しているが、映像データＶＩ１とローパスフィルタ１０３が出力する映像データＬＰ１とを基にして高周波成分を抽出することも可能である。その場合、映像データＶＩ１から映像データＬＰ１を減算することにより、映像データＶＩ１の高周波成分を算出できる。
１／ｎゲイン回路１１９は、ＦＩＲフィルタ１１８からの出力値の振幅を１／ｎに下げるためのものであり、ここでは例としてｎ＝４とする。リミッタ１２０は１／ｎゲイン回路１１９からの出力データに制限をかけるためのものであり、ここでは例として、１０ビットの−２〜＋１の範囲内に収めるため、１０ビットで−２以下の値は−２に、１以上の値は１に制限する。
図１６（Ａ）に、図１４の映像データＶＩ１の値の変化Ｄ１０４と、そのときのローパスフィルタ１０３が出力する映像データＬＰ１の値の変化Ｄ１０５とを示す。図１６（Ｂ）は、図１６（Ａ）のように映像データＶＩ１及び映像データＬＰ１が変化したときの、比較回路１０５から出力される比較結果ＣＰ１と、映像出力制御回路１０６が出力する制御信号ＯＣ１の値の推移を示している。図１６（Ｂ）によると、領域Ａ１０４及びＡ１０６では、制御信号ＯＣ１が「１」であるため、出力映像選択回路１１１からの出力映像データＶＯ１として、遅延回路１０７からの出力映像データＬＰ２が選択される。また、領域Ａ１０５では、制御信号ＯＣ１が「０」であるため、出力映像選択回路１１１からの出力映像データＶＯ１として、遅延回路１１０からの出力映像データＢＳ２が選択される。
図１７は、図１４の映像データＶＩ１が図１６（Ａ）の符号Ｄ１０４のように変化したときの、ビット付加回路１０９内でのビット付加の処理の様子を示している。具体的には、図１７（Ａ）は、図１５のＦＩＲフィルタ１１８から出力されるデータＨＰ１の変化を示しており、図１７（Ｂ）は、１／ｎゲイン回路１１９から出力されるデータＨＰ２の変化を示しており、図１７（Ｃ）は、ハイパスフィルタ１１５からの出力映像データＨＰ３と、８ビットの映像データＶＩ１を１０ビットに拡張した映像データＢＡ１とを足し合わせた映像データＢＳ１の値の変化を示している。
ＦＩＲフィルタ１１８に対して、図１６（Ａ）の符号Ｄ１０４のように変化する映像データＶＩ１が入力されると、ＦＩＲフィルタ１１８では、式４に示すような伝達関数のフィルタが実行され、図１７（Ａ）のように変化するｋビットのデータＨＰ１（ｋ＞１０）が得られる。データＨＰ１は、１／ｎゲイン回路１１９により、データ振幅が１／ｎ（ここでは例としてｎ＝４）に補正され、データＨＰ２として出力される。データＨＰ２は、リミッタ１２０で、−２〜＋１の範囲内に収まるように制限され、１０ビットのデータＨＰ３として出力される。図１７（Ｂ）に示す通り、１／ｎゲイン回路１１９から出力されたデータＨＰ２は、ｍｉｎ（−２）〜ｍａｘ（＋１）の範囲内であるため、リミッタ１２０から出力されるデータＨＰ３は、図１７（Ｂ）の通り出力される。加算器１１６では、図１６（Ａ）の符号Ｄ１０４のように変化する映像データＶＩ１に対してＬＳＢ追加回路１１６で２ビット（値は「００」）付加した映像データＢＡ１に、１０ビットのデータＢＡ１を足し合わせて、１０ビットの映像データＢＳ１として出力する。このとき、映像データＢＳ１の変化は、図１７（Ｃ）の通りである。
図１６と図１７を合わせると、図１４の出力映像選択回路１１１では、制御信号ＯＣ１が「１」のとき（領域Ａ１０４、Ａ１０６）に、映像データＬＰ２を選択して出力し、制御信号ＯＣ１が「０」のとき（領域Ａ１０５）に、映像データＢＳ２を選択して出力する。その結果、映像信号ＶＯ１は、図１８の符号Ｄ１０６のように変化するデータとして得られる。領域Ａ１０４のようななだらかに変化する領域ではより滑らかに変化するデータが得られ、領域Ａ１０５のように急峻に変化する領域では、より変化を強調するようなデータが得られていることが判る。
（実施形態４）
図１９に実施形態４の構成例を示す。本実施形態４は、上記実施形態２と実施形態３とを合わせた構成となっている。
メモリ部１１４には、映像データＶＩ１を複数ライン保持することができる。ここでは、例として３＋１ライン分の映像データを保持できるものとする。また、ローパスフィルタ１０３は、メモリ部１１４から垂直に並ぶ３画素分の映像データＬＭ１を用いて、映像データＬＭ１から低周波成分を抽出する。ここでは、例としてローパスフィルタ１０３は３×３のＦＩＲフィルタで構成されており、フィルタ係数は実施形態２の図１０（Ａ）と同じである。図１０（Ｂ）のように並ぶ画素において、画素Ｖ２２の値を算出する際の演算式は実施形態２の式３の演算式の通りである。但し、１０ビットで出力するため、１６による除算は行わず、ローパスフィルタの最終段で１０ビットに制限して出力する。
また、ハイパスフィルタ１１５は、前記実施形態３と同様に図１５のような構成となっており、ハイパスフィルタ１１５は、メモリ部１１４から垂直に並ぶ３画素分の映像データＬＭ１を用いて、映像データＬＭ１から高周波成分を抽出する。
図１５に示したハイパスフィルタ１１５内のＦＩＲフィルタ１１８は図２０（Ａ）に示すような３×３のＦＩＲフィルタとする。図２０（Ｂ）のように並ぶ画素において、画素Ｖ２２の値を算出する際には、以下の式５の演算式となる。
（（（Ｖ１１×（−１））＋（Ｖ１２×（＋２））＋（Ｖ１３×（−１）））＋
（（Ｖ２１×（＋２））＋（Ｖ２２×（−４））＋（Ｖ２３×（＋２）））＋
（（Ｖ３１×（−１））＋（Ｖ３２×（＋２））＋（Ｖ３３×（＋１））））／１６ （式５）
但し、１０ビットで出力するため、１６による除算は行わず、リミッタ１２０で１０ビットに制限して出力する。
図２１及び図２２は、入力映像ＶＩ１の画素の並びを示したものである。ここで、画素Ｖ１０４のデータが、映像データＶＩ１に入力されている時間における動作について説明する。画素Ｖ１０４の映像データが、映像データＶＩ１として、メモリ部１１４に入力されている。この時間、それ以前の時間に入力された領域Ｌ１０２の画素データは、メモリ部１１４に保持されている。そこで、画素Ｖ１０５を中心画素として低周波成分を抽出するため、ローパスフィルタ１０３は範囲Ｆ１０３に対して、実施形態２の式３によりフィルタ演算を行う。上記フィルタ演算により得られた映像データＶ１０５は、丸め回路１０４にて下位２ビットが四捨五入され、８ビットの映像データＲＤ１として比較回路１０５に入力される。
一方で、メモリ部１１４から画素Ｖ１０５のデータが画素データＬＭ２として出力される。この画素データＬＭ２は、遅延回路１０８で一定の遅延を付加され、ローパスフィルタ１０３から出力された画素Ｖ１０５の映像データＬＰ１が丸め回路１０４の処理を経て比較回路１０５に入力されると同時に、映像データＶＩ２として比較回路１０５に入力される。
比較回路１０５では、映像データＲＤ１と映像データＶＩ２とを比較し、比較結果ＣＰ１を出力する。映像出力制御回路１０６では、入力された比較結果ＣＰ１を比較結果保持回路１１３に保持し、比較結果保持回路１１３に保持されている比較結果に基づいて制御信号ＯＣ１を生成する。ここで、比較結果保持回路１１３には、比較結果を３＋１ライン分保持することができ、新しい比較結果を保持する際には、一番古い比較結果から順に消去されて行く。画素Ｖ１０５の映像データに対して比較回路１０５での比較結果がＣＰ１に出力されたとき、図２２の●の画素の比較結果が比較結果保持回路１１３に保持されている。
ここで、図２３は、比較回路１０５による比較結果を画素ごとに並べた例であり、図２２及び図２３を用いて制御信号ＯＣ１の制御方法について説明する。図２２の画素Ｖ１０６のデータを出力するために、映像出力制御回路１０６では、領域Ｆ１０４にある全ての画素の比較結果が「１」の場合（図２３（Ａ）の場合）には制御信号ＯＣ１に「１」を出力し、領域Ｆ１０４にある画素のうち１つでも比較結果が「０」の画素が存在する場合（図２３（Ｂ）の場合）には、制御信号ＯＣ１に「０」を出力する。
一方で、ビット付加回路１０９では、ローパスフィルタ１０３に入力されるデータと同じ、垂直に並ぶ３画素分の映像データＬＭ１が入力され、ハイパスフィルタ１１５にて高周波成分の抽出が実行される。ハイパスフィルタ１１５が有するＦＩＲフィルタ１１８（図１５参照）は、図２１の領域Ｆ１０３に対して、式５の演算式により高周波成分の抽出を行う。ＦＩＲフィルタ１１８で得られた高周波成分ＨＰ１は、１／ｎゲイン回路１１９にて、信号振幅を１／ｎ（ここでは例としてｎ＝４）に下げられて高周波成分ＨＰ２として出力され、リミッタ１２０で信号振幅が制限（ここでは例として−２〜＋１）されて高周波成分ＨＰ３として出力される。ＬＳＢ追加回路１１６では、映像データＶＩ１のＬＳＢ側に２ビット（ここでは例として値「００」）付加して、映像データＢＡ１を出力する。加算器１１７では、映像データＢＡ１と高周波成分ＨＰ３とを足し合わせて、１０ビットの映像データＢＳ１を出力する。
遅延回路１０７では、画素Ｖ１０６のローパスフィルタ１０３からの出力データＬＰ１が、上記制御信号ＯＣ１と同時に出力映像選択回路１１１に入力されるように、一定の遅延を付加して映像データＬＰ２として出力する。遅延回路１１０では、画素Ｖ１０６にビット付加回路１０９にて１０ビットに拡張された映像データＢＳ１が、上記制御信号ＯＣ１と同時に出力映像選択回路１１１に入力されるように一定の遅延を付加して映像データＢＳ２として出力する。出力映像選択回路１１１では、制御信号ＯＣ１が「１」のときには、映像データＶＯ１として映像データＬＰ２を出力し、制御信号ＯＣ１が「０」のときには、映像データＶＯ１として映像データＢＳ２を出力する。出力映像選択回路１１１から出力された１０ビットの映像データＶＯ１はＨＤＭＩ１１２に入力され、ＨＤＭＩ１１２においてＨＤＭＩ規格準拠のパラレル−シリアル変換を実行し、ＨＤＭＩケーブルに出力される。
従って、本実施形態４によれば、平面的に並んでいる画素に対して、平面的に低周波成分を抽出することにより、２次元で滑らかな映像を得ることができ、更に急峻に変化する高周波領域に対しては平面的に強調処理を施すことが可能である。
以上説明したように、本発明は、量子化された映像データのビット幅を拡張して出力する際に、入力映像を損なうことなく、高階調の滑らかな映像を出力することが可能であるので、画像処理装置に適用して有用である。
１０２ 映像信号処理回路（入力手段）
１０３ フィルタ回路（フィルタ手段）
１０４ 丸め回路（丸め手段）
１０５ 比較回路（比較手段）
１０６ 映像出力制御回路（映像出力制御手段）
１０７、１０８、１１０ 遅延回路
１０９ ビット付加回路（ビット付加手段）
１１１ 出力映像選択回路（出力映像選択手段）
１１２ ＨＤＭＩ（出力手段）
１１３ 比較結果保持回路（比較結果保持手段）
１１４ メモリ部（メモリ手段）
１１５ ハイパスフィルタ
１１７ 加算回路（加算手段）
本発明は、デジタル映像信号を処理する画像処理装置に関し、特に、階調を向上させて滑らかな映像を復元する画像処理装置に関する。
近年のデジタル画像処理装置の高性能化に伴い、高解像度の映像コンテンツが増加している。更に、映像及び音声の伝送方式であるＨＤＭＩ（High-Definition Multimedia Interface）では、８ビットを超えるディープカラーでの伝送が可能となり、ディープカラー出力が可能な再生装置も増えてきている。また、映像を表示するディスプレイの性能向上に伴い、８ビット以上の精度で表示できるディスプレイも増えてきている。
ビデオカメラ等で撮影された映像はアナログ映像としてフィルムに記録され、アナログ−デジタル変換（以下、Ａ／Ｄ変換という）により、デジタル映像データに変換される。しかしながら、Ａ／Ｄ変換により得られるデジタル映像データの量子化ビット幅は、光ディスク等の記憶媒体に記憶する際のデータ容量の削減等の理由で、８ビット程度に制限されている。
従来のディスプレイでは、映像表示時の分解能が８ビット程度であったため、表示する映像データが８ビットであったとしても問題にはならなかったが、８ビット以上の精度で表示可能なディスプレイに表示する際には、特にＣＧ（Computer Graphics）等におけるグラデーション映像等のなだらかに変化する映像信号を表示する場合において、８ビットのＬＳＢ（Least Significant Bit）の差分が顕著に現れ、画面上で等高線状に視認されてしまう。
このような画質の劣化を抑止するための方法として、例えば特許文献１に記載のビット拡張装置が提案されている。
図１は、特許文献１のビット拡張装置の構成例である。図１のビット拡張装置では、入力端子００１には例えば８ビットの画像信号Ｓ１が供給されており、画像信号Ｓ１は、１０ビット化回路００２にてＬＳＢ側に２ビット「０」を付加して、１０ビットにビット拡張されて映像信号Ｓ２となる。１０ビットの映像信号Ｓ２は、入力画像信号Ｓ１の画像の性質に基づいて制御信号を出力する制御信号出力回路０２０と、この制御信号出力回路０２０からの制御信号に応じて適応的に１０ビットの信号に変換する変換部０３０とに送られている。
前記制御信号出力回路０２０は、加算器００５と比較器００６とから成り、変換部０３０は、ローパスフィルタ（ＬＰＦ）００３、ＬＳＢ抽出回路００４、加算器００７、００９及びスイッチ００８から成っている。１０ビット化回路００２の出力信号Ｓ２は、変換部０３０のローパスフィルタ００３、加算器００７及び制御信号出力回路０２０の加算器００５に各々送られている。変換部０３０のローパスフィルタ００３は、１０ビット化された画像信号Ｓ２にフィルタ処理を行い、信号Ｓ３を出力する。上記信号Ｓ３は、ＬＳＢ抽出回路００４及び制御信号出力回路０２０の加算器００５に送られる。制御信号出力回路０２０の加算器００５では、ローパスフィルタ００３の出力信号Ｓ３と１０ビット化回路の出力信号Ｓ２との差分Ｓ５＝Ｓ２−Ｓ３を出力し、比較器００６に送る。比較器００６は、その差分Ｓ５を所定の閾値、例えば２ビットに相当する「４」と比較し、その比較結果に基づいて、後述するように、入力画像信号の高周波成分を失うことなく下位ビットを付加するための制御信号Ｃ１と、下位ビットの付加の仕方を制御するための制御信号Ｃ２とを出力する。
変換部０３０のＬＳＢ抽出回路００４は、１０ビットの画像信号Ｓ３のＬＳＢ側の２ビットのみを出力信号Ｓ４として取り出し、スイッチ００８に供給する。上記比較器００６からの制御信号Ｃ１は、スイッチ００８にオン／オフ制御信号として供給されている。加算器００７には、上記制御信号Ｃ２が供給され、加算器００７からの出力信号は変換部０３０の加算器００９に送られる。加算器００９にはスイッチ００８からの出力信号が供給され、加算器００９からの出力信号は、出力端子０１０を介して取り出される。
ここで、ローパスフィルタ００３がＦＩＲ（有限インパルス応答）フィルタで構成されており、その伝達関数が以下の式１で表される場合について考える。
（１＋２×Ｚ−１＋２×Ｚ−２＋２×Ｚ−３＋Ｚ−４）／８ （式１）
図２（Ａ）は、入力端子００１に入力された映像信号Ｄ００１と、ローパスフィルタ００３からの出力信号Ｓ３の変化Ｄ００２とを示している。図２（Ｂ）は、図２（Ａ）の映像信号Ｄ００１が入力端子００１に入力されたときの出力端子０１０からの出力映像データＤ００３を示している。映像信号Ｄ００１と出力映像データＤ００３とを比較すると、信号の変化が滑らかになっていることが判る。
また、第２の方法として、特許文献２に記載の画像処理装置が提案されている。
特許文献２の画像処理装置では、入力映像の近接して並んでいる画素において、隣り合う画素データの値が異なる変化点画素の近傍で、変化点画素の前後数画素で同じデータが複数連続しているときに、変化点画素の前後で滑らかに変化するように線形的にビット拡張する。図４は、符号Ｄ０１１のように変化する映像データを特許文献２の画像処理装置に入力したときに、特許文献２の画像処理装置より出力される映像データＤ０１２の変化を示している。領域Ａ０１１及びＡ０１３では、データの変化点の周辺で同じデータが複数画素連続しているため、線形的にビット拡張される。領域Ａ０１２では、データの変化点の周辺で連続的に変化しており、同じ値の画素が複数連続していないため、入力されたデータをそのまま出力している。
また、第３の方法として、図５に示す特許文献３に記載の画像処理装置が提案されている。
特許文献３の画像処理装置によれば、入力映像信号をビット拡張する際に、ローパスフィルタの周波数特性に依存することなく、滑らかに変化する信号を得ることが可能となる。特許文献３に記載の装置では、図５に示すように、ローパスフィルタ０４１を用いて８ビットの入力映像の低周波成分を抽出する。次に、ローパスフィルタ０４１が出力した低周波成分（８ビット以上）は、丸め処理演算部０４２にて入力信号Ｓｉと同じ８ビットに丸め処理された映像データと、１０ビットに丸め処理された映像データとを出力する。加算器０４４では、入力信号Ｓｉから上記１０ビットに丸め処理された映像データを減算し、高周波成分を抽出する。また丸め処理演算部０４２から出力される８ビットに丸め処理された映像データは、ビット拡張部０４６に入力される。ビット拡張部０４６から出力された１０ビットの映像信号は、加算器０４７において、減算器０４４から出力された映像信号に足し合わされ、リミッタ０４８で、（ｓ＋１１）ビットを１０ビットに制限して出力する。ビット拡張部０４６では、入力された８ビットの低周波信号のＬＳＢの変化及び同じ値が連続する領域の検出を行い、同じ値が連続していてかつ前の変化点からの変化量が８ビットの最小変化量（１ＬＳＢ）であるときに、前の変化点から次の変化点に向けて線形的に変化するように、８ビットの低周波信号のＬＳＢに２ビット付加する。その結果、ビット拡張部０４６では、８ビットの低周波信号が１ＬＳＢ変化する（即ち、８ビットでの最小変化する）変化点の近傍で、線形的に滑らかに変化するようにビット拡張される。
特開平８−２３７６６９号公報 特開２００４−５４２１０号公報 特開２００７−２２１５６９号公報
上記従来の画像処理装置により、低周波部分の階調が向上し、滑らかな映像を出力することが可能となる。
しかしながら、特許文献１のビット拡張装置では、特定の領域で不要なノイズが発生する可能性がある。例として、図３（Ａ）の符号Ｄ００４のように変化する映像信号を入力端子００１に入力した場合を考える。
図３（Ａ）は、入力端子００１に入力された映像信号Ｄ００４と、ローパスフィルタ００３からの出力信号Ｓ３の変化Ｄ００５とを示している。図３（Ｂ）の符号Ｄ００６は、図３（Ａ）の映像信号Ｄ００４が入力端子００１に入力されたときの出力端子０１０からの出力映像データの変化を示している。図１の加算器００５では、信号Ｓ３（Ｄ００５）と信号Ｓ２（Ｄ００４）との差分を計算し、差分信号Ｓ５として出力される。比較器００６では、上記の差分Ｓ５を基に出力映像を制御するための制御信号Ｃ１及びＣ２を出力する。このとき、比較器００６が比較する閾値を仮に「４」であるものとする。図３（Ａ）の領域Ａ００２においては、信号Ｓ３（Ｄ００５）と信号Ｓ２（Ｄ００４）との差分が「４」以上であるため、加算器００７及び００９では加算されずに、Ｓ２（Ｄ００４）が出力されるが、領域Ａ００１及びＡ００３においては、信号Ｓ３（Ｄ００５）と信号Ｓ２（Ｄ００４）との差分が「４」以下になるため、制御信号Ｃ１によりスイッチ００８がＯＮし、加算器００７及び００９による加算が実行される。その結果、図３（Ｂ）の符号Ｄ００６に示す通り、領域Ａ００１及びＡ００３においてノイズが発生してしまう。
また、特許文献２の画像処理装置では、図４の領域Ａ０１１及びＡ０１３においては、線形的に変化するようにビット拡張されるため、滑らかに変化する映像を得ることができるが、領域Ａ０１２には線形補完が適用されないため、領域Ａ０１１と領域Ａ０１３との間で滑らかな映像を得ることができず、領域Ａ０１２の影響で輪郭が視認される可能性がある。
更に、特許文献３の画像処理装置では、低周波成分と高周波成分とを分離し、低周波成分のみに画像補正を行った後、低周波成分と高周波成分とを足し合わせて映像を出力している。特許文献３の画像処理装置では、ビット拡張部０４６において、ローパスフィルタからの出力データの変化と連続性を検出し、上記の変化及び連続性の情報に基づいて、線形的に滑らかに変化するように補正を加えている。しかしながら、変化量が８ビットの２ＬＳＢ以上である部分については補正が加えられない上に、本補正を加えるために多量のメモリを必要となるため、回路規模が増大することが懸念される。
上記課題を解決するため、請求項１記載の発明の画像処理装置は、量子化されたデジタル映像データから元映像を復元する画像処理装置であって、前記量子化されたデジタル映像データが入力される入力手段と、前記入力手段から出力される第１の映像データに対してフィルタ処理を施すフィルタ手段と、前記フィルタ手段から出力される第２の映像データを前記第１の映像データのビット幅に変換する丸め手段と、前記丸め手段から出力される第３の映像データと前記第１の映像データとを比較する比較手段と、前記比較手段から出力される比較結果に基づいて制御信号を生成する映像出力制御手段と、前記第１の映像データに予め決められたビット数だけ付加するビット付加手段と、前記制御信号に基づいて、前記第２の映像データと前記ビット付加手段から出力される第４の映像データとを選択して出力する出力映像選択手段と、前記出力映像選択手段から出力される第５の映像データを外部に出力する出力手段とを具備することを特徴とする。
請求項２記載の発明は、前記請求項１記載の画像処理装置において、前記フィルタ手段は、前記第１の映像データの低周波成分を抽出するローパスフィルタであることを特徴とする。
請求項３記載の発明は、前記請求項２記載の画像処理装置において、前記比較手段は、前記第１の映像データと前記第３の映像データとが等しいことを検出することを特徴とする。
請求項４記載の発明は、前記請求項２又は３記載の画像処理装置において、前記映像出力制御手段は、前記比較手段から出力される前記比較結果を１つ以上保持する比較結果保持手段を有し、前記映像出力制御手段は、前記比較結果保持手段が保持している前記１つ以上の比較結果のうち、予め決められた複数の比較結果に基づいて前記制御信号を生成することを特徴とする。
請求項５記載の発明は、前記請求項２〜４の何れか１項に記載の画像処理装置において、前記第１の映像データを保持するメモリ手段を有し、前記フィルタ手段には、前記第１の映像データの代わりに、前記メモリ手段が出力する垂直映像データ列が入力され、前記ビット付加手段には、前記第１の映像データの代わりに、前記メモリ手段が出力する第６の映像データが入力され、前記比較手段には、前記第１の映像データの代わりに、前記第６の映像データが入力され、前記垂直映像データ列には、前記第６の映像データが含まれていることを特徴とする。
請求項６記載の発明は、前記請求項２〜５の何れか１項に記載の画像処理装置において、前記ビット付加手段は、前記第１の映像データの高周波成分を抽出するハイパスフィルタと、前記ハイパスフィルタから出力される前記第１の映像データの高周波成分と、前記第１の映像データとを加算する加算手段とを有し、前記加算手段から出力されたデータを前記第４の映像データとして出力することを特徴とする。
以上により、本発明では、特定の領域で不要なノイズや輪郭を発生させず、高階調の滑らかな映像を出力することが可能である。
以上説明したように、本発明の画像処理装置によれば、量子化された映像データのビット幅を拡張して出力する際に、入力映像を損なうことなく、高階調の滑らかな映像を出力することが可能である。
特許文献１に記載のビット拡張装置の構成例を示すブロック図である。 同ビット拡張装置の動作を説明するための図であり、同図（Ａ）は入力端子に入力される映像信号とローパスフィルタからの出力信号の変化とを示す図、同図（Ｂ）は同図（Ａ）の映像信号が入力端子に入力されたときの出力端子からの出力映像データを示す図である。 同ビット拡張装置の課題を説明するための図であり、同図（Ａ）は入力端子に入力される映像信号を示す図、同図（Ｂ）は同図（Ａ）の映像信号が入力端子に入力されたときの出力端子からの出力映像データの変化を示す図である。 特許文献２に記載の画像処理装置の動作を説明するための図である。 特許文献３に記載の画像処理装置の構成例を示すブロック図である。 本発明の実施形態１の画像処理装置の構成例を示すブロック図である。 同画像処理装置の入力データと出力データの制御の動作を説明する図であり、同図（Ａ）は映像データの値の変化と同映像データがローパスフィルタを通過した後のデータの変化を示す図、同図（Ｂ）は同図（Ａ）の映像データが入力されたときの比較回路からの比較結果と映像出力制御回路からの制御信号の推移を示す図である。 同画像処理装置により図７の映像データを入力したときの出力データを示す図である。 本発明の実施形態２の画像処理装置の構成例を示すブロック図である。 本発明の実施形態２及び４の画像処理装置のローパスフィルタの動作を説明する図であり、同図（Ａ）はＦＩＲフィルタで構成されたローパスフィルタのフィルタ係数の一例を示す図、同図（Ｂ）は画素の並びの一例を示す図である。 本発明の実施形態２の画像処理装置のメモリ制御とローパスフィルタの処理との関係を説明する図である。 同画像処理装置のデータ出力制御部の動作を説明する図である。 同画像処理装置の出力データの選択動作を説明する図であり、同図（Ａ）は比較回路による比較結果を画素ごとに並べた例であって全ての画素の比較結果が「１」の場合を例示する図、同図（Ｂ）は比較結果が「０」の画素が存在する場合を例示する図である。 本発明の実施形態３の画像処理装置の構成例を示すブロック図である。 本発明の実施形態３及び４の画像処理装置のハイパスフィルタの構成例を示すブロック図である。 本発明の実施形態３の画像処理装置の入力データと出力データの制御の動作を説明する図であり、同図（Ａ）は映像データの値の変化と、その映像データがローパスフィルタを通過した後のデータの値の変化を示す図、同図（Ｂ）は同図（Ａ）の映像データが変化したときの比較回路の比較結果と映像出力制御回路の制御信号の値の推移を示す図である。 本発明の実施形態３の画像処理装置のハイパスフィルタの動作を説明する図であり、同図（Ａ）は図１５のＦＩＲフィルタから出力されるデータの変化を示す図、同図（Ｂ）は図１５の１／ｎゲイン回路から出力されるデータの変化を示す図、同図（Ｃ）は図１５の加算器が出力する映像データの値の変化を示す図である。 本発明の実施形態３の画像処理装置により図１６の映像データを入力したときの出力データを示す図である。 本発明の実施形態４の画像処理装置の構成例を示すブロック図である。 同実施形態４の画像処理装置のハイパスフィルタの動作を説明する図であり、同図（Ａ）はハイパスフィルタ内のＦＩＲフィルタが３×３のＦＩＲフィルタである場合を例示する図、同図（Ｂ）は画素の並びを例示する図である。 本発明の実施形態４の画像処理装置のメモリ制御とローパスフィルタの処理との関係を説明する図である。 本発明の実施形態４の画像処理装置のデータ出力制御部の動作を説明する図である。 本発明の実施形態４の画像処理装置の出力データの選択動作を説明する図であり、同図（Ａ）は比較回路による比較結果を画素ごとに並べた例であって全ての画素の比較結果が「１」の場合を例示する図、同図（Ｂ）は比較結果が「０」の画素が存在する場合を例示する図である。
以下に本発明の実施形態について、図面を参照しながら説明する。
（実施形態１）
図６に本発明の実施形態１の構成例を示す。図６において、１０１は映像コンテンツが記憶された記憶媒体、１０２は映像信号処理回路、１０３はローパスフィルタ（ＬＰＦ）、１０４は丸め回路、１０５は比較回路、１０６は映像出力制御回路、１０７、１０８、１１０は遅延回路、１０９はビット付加回路、１１１は出力映像選択回路、１１２は出力回路（ＨＤＭＩ）である。
記憶媒体１０１には、例えばＭＰＥＧ２等の方式で圧縮された映像コンテンツが記憶されている。映像信号処理回路（入力手段）１０２では、記憶媒体１０１から読み出された映像コンテンツＭＶ１を入力し、この映像コンテンツＭＶ１に対して復号化処理等の信号処理を施し、量子化された８ビットの映像データＶＩ１が出力される。ローパスフィルタ（フィルタ手段）１０３は、８ビットの映像データＶＩ１の低周波成分のみを抽出し、抽出時の演算の過程でビット拡張することにより、１０ビットの映像データＬＰ１を出力する。ここでは、例としてローパスフィルタ１０３はＦＩＲ（有限インパルス応答）フィルタで構成されており、その伝達関数は以下の式２で表されるものとする。
（１＋２×Ｚ−１＋６×Ｚ−２＋４×Ｚ−３＋Ｚ−４）／１６ （式２）
但し、１０ビットで出力するため、１６による除算は行わず、ローパスフィルタの最終段で１０ビットに制限して出力する。丸め回路（丸め手段）１０４ではローパスフィルタ１０３が出力した１０ビットの映像データＬＰ１の下位２ビットを四捨五入することにより、入力映像データＶＩ１と同じ８ビットの映像データＲＤ１として出力する。比較回路（比較手段）１０５には、丸め回路１０４から出力される映像データＲＤ１と、遅延回路１０８にて映像データＶＩ１を一定時間遅延させた映像データＶＩ２とが入力される。ここで、遅延回路１０８では、映像データＶＩ１に対して、ローパスフィルタ１０３及び丸め回路１０４での処理にかかる時間分だけ遅延させて映像データＶＩ２を出力することにより、映像データＲＤ１と映像データＶＩ２とが同じタイミングで比較回路１０５に入力される。比較回路１０５では、８ビットの映像データＲＤ１と８ビットの映像データＶＩ２とを比較し、映像データＲＤ１と映像データＶＩ２とが一致しているかどうかを比較結果ＣＰ１として出力する。その比較結果ＣＰ１は、映像データＲＤ１と映像データＶＩ２とが一致していた場合には「１」となり、映像データＲＤ１と映像データＶＩ２とが一致していない場合には「０」となる。
映像出力制御回路（映像出力制御手段）１０６では、比較回路１０５が出力した比較結果ＣＰ１に基づいて、出力映像を制御するための制御信号ＯＣ１を出力する。ビット付加回路（ビット付加手段）１０９では、入力映像データＶＩ１のＬＳＢ（Least Significant Bit）側に２ビット付加して１０ビットの映像データＢＳ１として出力する。ここでは、例として付加される２ビットは「００」であるものとする。出力映像選択回路（出力映像選択手段）１１１には、映像出力制御回路１０６が出力する制御信号ＯＣ１と、ローパスフィルタ１０３が出力した映像データＬＰ１を一定時間遅延させた映像データＬＰ２と、ビット付加回路１０９が出力した映像データＢＳ１を一定時間遅延させた映像データＢＳ２とが入力される。ここで、遅延回路１０７では、映像データＬＰ１に対して、丸め回路１０４、比較回路１０５、映像出力制御回路１０６での処理にかかる時間分だけ遅延させて映像データＬＰ２を出力する。遅延回路１１０では、映像データＢＳ１に対して、ローパスフィルタ１０３、丸め回路１０４、比較回路１０５、映像出力制御回路１０６での処理にかかる時間からビット付加回路１０９での処理にかかる時間を差し引いた時間分だけ遅延させて、映像データＢＳ２を出力する。遅延回路１０７及び１１０により、制御信号ＯＣ１、映像データＬＰ２及び映像データＢＳ２は同じタイミングで出力映像選択回路１１１に入力される。出力映像選択回路１１１では、制御信号ＯＣ１により、映像データＬＰ２か映像データＢＳ２かを選択して映像データＶＯ１として出力する。
ここで、制御信号ＯＣ１が「１」の場合には、映像データＬＰ２を映像データＶＯ１として出力し、制御信号ＯＣ１が「０」の場合には、映像データＢＳ２を映像データＶＯ１として出力する。出力映像選択回路１１１から出力された１０ビットの映像データＶＯ１はＨＤＭＩ１１２に入力され、ＨＤＭＩ１１２においてＨＤＭＩ規格準拠のパラレル−シリアル変換が実行され、ＨＤＭＩケーブルに出力される。
映像出力制御回路１０６は、比較結果ＣＰ１を複数保持することができる比較結果保持回路（比較結果保持手段）１１３を持ち、比較結果保持回路１１３に保持された比較結果に基づいて制御信号ＯＣ１を出力する。ここで、比較結果保持回路１１３に保持されている全ての比較結果が「１」であったときにのみ、制御信号ＯＣ１に「１」を出力し、比較結果保持回路１１３に保持されている比較結果のうち１つ以上の比較結果が「０」であったときには、制御信号ＯＣ１に「０」を出力する。ここでは、例として、比較結果保持回路１１３には３つの比較結果を保持することができ、新しい比較結果が入力される毎に、古い比較結果から順に消去されて行くこととする。
図７（Ａ）の実線Ｄ１０１は、図６の映像データＶＩ１の値の変化を表しており、破線Ｄ１０２は、実線Ｄ１０１のように変化する映像データＶＩ１が、ローパスフィルタ１０３に入力されたときの映像データＬＰ１のデータの変化を示している。図７（Ｂ）は、図７（Ａ）の符号Ｄ１０１ように変化する映像データＶＩ１が入力されたときの、比較回路１０５から出力される比較結果ＣＰ１と、映像出力制御回路１０６から出力される制御信号ＯＣ１の推移を示している。また、図８は、映像データＶＩ１が図７（Ａ）の実線Ｄ１０１のように変化していたときの、映像データＶＯ１の出力値を示している。
ローパスフィルタ１０３では、図７（Ａ）の破線Ｄ１０２に示すように、低周波成分を抽出することにより、映像データＶＩ１の変化Ｄ１０１と比べて滑らかに変化する映像データが得られている。
破線Ｄ１０２のように変化する映像データＬＰ１は、丸め回路１０４でＬＳＢ側の２ビットが四捨五入され、８ビットの映像データＲＤ１として比較回路１０５に入力される。ここで、データＤ１０１と、データＤ１０２の下位２ビットを四捨五入したデータとを比較したときの比較結果ＣＰ１が図７（Ｂ）に示されている。図７（Ｂ）に示す通り、領域Ａ１０２において、８ビットの映像データＲＤ１と映像データＶＩ１とが不一致しており、ＣＰ１に「０」が出力されている。映像出力制御回路１０６が出力する制御信号ＯＣ１は、比較結果保持回路１１３に保持された３つの比較結果に基づいて生成される。図７（Ｂ）の符号ａのように、比較結果保持回路１１３に格納された前後合わせて３画素分の比較結果が全て「１」であった場合には、制御信号ＯＣ１に「１」が出力され、図７（Ｂ）の符号ｂのように、比較結果保持回路に格納された前後合わせて３画素分の比較結果に１つでも「０」が含まれている場合には、制御信号ＯＣ１に「０」が出力される。図７（Ａ）の領域Ａ１０１及びＡ１０３においては、制御信号ＯＣ１が「１」となるため、映像データＶＯ１として、映像データＬＰ１を遅延させた映像データＬＰ２が出力される。図７（Ａ）の領域Ａ１０２においては、制御信号ＯＣ１が「０」となるため、映像データＶＯ１として映像データＶＩ１に２ビット付加した映像データＢＳ２が出力される。その結果、出力映像選択回路１１０から出力される映像データＶＯ１は、図８のデータＤ１０３のようになり、図７（Ａ）のデータＤ１０１の８ビットの１ＬＳＢの変化点において、より滑らかな信号変化が得られている。
（実施形態２）
図９に本発明の実施形態２の構成例を示す。
図９は実施形態１の構成例である図６に対してメモリ部（メモリ手段）１１４が追加されており、ローパスフィルタ１０３への映像データ、ビット付加回路１０９への映像データ、遅延回路１０８への映像データの出力源が、メモリ部１１４となっている点で、実施形態１とは異なる構成である。
メモリ部１１４には、映像データＶＩ１を複数ライン保持することができる。ここでは、例として３＋１ライン分の映像データを保持できるものとする。また、ローパスフィルタ１０３は、メモリ部１１４から垂直に並ぶ３画素分の映像データＬＭ１を用いて、映像データＬＭ１から低周波成分を抽出する。ここでは、例としてローパスフィルタ１０３は３×３のＦＩＲフィルタで構成されており、フィルタ係数は図１０（Ａ）の通りである。図１０（Ｂ）のように並ぶ画素において、画素Ｖ２２の値を算出する際には、以下の式３の計算式となる。
（（（Ｖ１１×１）＋（Ｖ１２×２）＋（Ｖ１３×１））＋
（（Ｖ２１×２）＋（Ｖ２２×４）＋（Ｖ２３×２））＋
（（Ｖ３１×１）＋（Ｖ３２×２）＋（Ｖ３３×１）））／１６ （式３）
但し、１０ビットで出力するため、１６による除算は行わず、ローパスフィルタ１０３の最終段で１０ビットに制限して出力する。
図１１及び図１２は、入力映像ＶＩ１の画素の並びを示したものである。ここで、画素Ｖ１０１のデータが、映像データＶＩ１に入力されている時間における動作について説明する。画素Ｖ１０１の映像データが、映像データＶＩ１として、メモリ部１１４に入力されている。この時間、それ以前の時間に入力された領域Ｌ１０１の画素データは全てメモリ部１１４に保持されている。そこで、画素Ｖ１０２を中心画素として低周波成分を抽出するため、ローパスフィルタ１０３は範囲Ｆ１０１に対して、式３のフィルタ演算を行う。上記フィルタ演算により得られた画素Ｖ１０２の映像データは、丸め回路１０４にて下位２ビットが四捨五入され、８ビットの映像データＲＤ１として比較回路１０５に入力される。一方で、メモリ部１１４から画素Ｖ１０２のデータが画素データＬＭ２として出力される。画素データＬＭ２は、遅延回路１０８で一定の遅延を付加され、ローパスフィルタ１０３から出力された画素Ｖ１０２の映像データＬＰ１が丸め回路１０４の処理を経て比較回路１０５に入力されると同時に、映像データＶＩ２として比較回路１０５に入力される。比較回路１０５では、映像データＲＤ１と映像データＶＩ２とを比較し、比較結果ＣＰ１を出力する。映像出力制御回路１０６では、入力された比較結果ＣＰ１を比較結果保持回路１１３に保持し、保持されている比較結果に基づいて制御信号ＯＣ１を生成する。ここで、比較結果保持回路１１３には、比較結果を３＋１ライン分だけ保持することができ、新しい比較結果を保持する際には、一番古い比較結果から順に消去されて行く。画素Ｖ１０２の映像データに対して比較回路１０５での比較結果がＣＰ１に出力されたとき、図１２の●の画素の比較結果が、比較結果保持回路１１３に保持されている。
ここで、図１３は、比較回路１０５による比較結果を画素ごとに並べた例であり、図１２及び図１３を用いて、制御信号ＯＣ１の制御方法について説明する。図１２の画素Ｖ１０３のデータを出力するために、映像出力制御回路１０６では、領域Ｆ１０２にある全ての画素の比較結果が「１」の場合（図１３（Ａ）の場合）には、制御信号ＯＣ１に「１」を出力し、領域Ｆ１０２にある画素のうち１つでも比較結果が「０」の画素が存在する場合（図１３（Ｂ）の場合）には、制御信号ＯＣ１に「０」を出力する。
遅延回路１０７では、画素Ｖ１０３のローパスフィルタ１０３からの出力データが、上記制御信号ＯＣ１と同時に出力映像選択回路１１１に入力されるように一定の遅延を付加して映像データＬＰ２として出力する。遅延回路１１０では、画素Ｖ１０３にビット付加回路１０９にて２ビット付加された映像データＢＳ１が、上記制御信号ＯＣ１と同時に出力映像選択回路１１１に入力されるように一定の遅延を付加して映像データＢＳ２として出力する。出力映像選択回路１１１では、制御信号ＯＣ１が「１」のときには、映像データＶＯ１として映像データＬＰ２を出力し、制御信号ＯＣ１が「０」のときには、映像データＶＯ１として映像データＢＳ２を出力する。出力映像選択回路１１１から出力された１０ビットの映像データＶＯ１はＨＤＭＩ１１２に入力され、ＨＤＭＩ１１２においてＨＤＭＩ規格準拠のパラレル−シリアル変換を実行し、ＨＤＭＩケーブルに出力される。
本実施形態２によれば、平面的に並んでいる画素に対して、平面的に低周波成分を抽出できるので、２次元で滑らかな映像を得ることが可能となる。
（実施形態３）
図１４に実施形態３の構成例を示す。
図１４は実施形態１の構成例である図６に対して、ビット付加回路１０９が、ハイパスフィルタ（ＨＰＦ）１１５と、ＬＳＢ追加回路１１６と、加算器１１７とを有している点で異なる。
ビット付加回路１０９では、ハイパスフィルタ１１５にて８ビットの映像データＶＩ１の高周波成分を抽出し、ＬＳＢ追加回路１１６において８ビットの映像データＶＩ１のＬＳＢ側に２ビット付加して１０ビットの映像データとして出力し、加算器（加算手段）１１７にて映像データＶＩ１に２ビット付加して１０ビット化した映像データに映像データＶＩ１の高周波成分を加算して、１０ビットの映像データＢＳ１として出力する。ここでは、例としてＬＳＢ追加回路１１６で付加される２ビットの値は「００」であるものとする。
ハイパスフィルタ１１５は、例として図１５に示すような構成となっている。図１５の１１８はＦＩＲフィルタ、１１９は１／ｎゲイン回路であり、１２０はリミッタである。
ＦＩＲフィルタ１１８は、例として以下の式４のような伝達関数のフィルタとする。
（１−４×Ｚ−１＋６×Ｚ−２−４×Ｚ−３＋Ｚ−４）／１６ （式４）
但し、１０ビットで出力するため、１６による除算は行わず、リミッタ１２０で１０ビットに制限して出力する。本実施形態３では、ビット付加回路１０９のハイパスフィルタとしてＦＩＲフィルタ１１８を内蔵しているが、映像データＶＩ１とローパスフィルタ１０３が出力する映像データＬＰ１とを基にして高周波成分を抽出することも可能である。その場合、映像データＶＩ１から映像データＬＰ１を減算することにより、映像データＶＩ１の高周波成分を算出できる。
１／ｎゲイン回路１１９は、ＦＩＲフィルタ１１８からの出力値の振幅を１／ｎに下げるためのものであり、ここでは例としてｎ＝４とする。リミッタ１２０は１／ｎゲイン回路１１９からの出力データに制限をかけるためのものであり、ここでは例として、１０ビットの−２〜＋１の範囲内に収めるため、１０ビットで−２以下の値は−２に、１以上の値は１に制限する。
図１６（Ａ）に、図１４の映像データＶＩ１の値の変化Ｄ１０４と、そのときのローパスフィルタ１０３が出力する映像データＬＰ１の値の変化Ｄ１０５とを示す。図１６（Ｂ）は、図１６（Ａ）のように映像データＶＩ１及び映像データＬＰ１が変化したときの、比較回路１０５から出力される比較結果ＣＰ１と、映像出力制御回路１０６が出力する制御信号ＯＣ１の値の推移を示している。図１６（Ｂ）によると、領域Ａ１０４及びＡ１０６では、制御信号ＯＣ１が「１」であるため、出力映像選択回路１１１からの出力映像データＶＯ１として、遅延回路１０７からの出力映像データＬＰ２が選択される。また、領域Ａ１０５では、制御信号ＯＣ１が「０」であるため、出力映像選択回路１１１からの出力映像データＶＯ１として、遅延回路１１０からの出力映像データＢＳ２が選択される。
図１７は、図１４の映像データＶＩ１が図１６（Ａ）の符号Ｄ１０４のように変化したときの、ビット付加回路１０９内でのビット付加の処理の様子を示している。具体的には、図１７（Ａ）は、図１５のＦＩＲフィルタ１１８から出力されるデータＨＰ１の変化を示しており、図１７（Ｂ）は、１／ｎゲイン回路１１９から出力されるデータＨＰ２の変化を示しており、図１７（Ｃ）は、ハイパスフィルタ１１５からの出力映像データＨＰ３と、８ビットの映像データＶＩ１を１０ビットに拡張した映像データＢＡ１とを足し合わせた映像データＢＳ１の値の変化を示している。
ＦＩＲフィルタ１１８に対して、図１６（Ａ）の符号Ｄ１０４のように変化する映像データＶＩ１が入力されると、ＦＩＲフィルタ１１８では、式４に示すような伝達関数のフィルタが実行され、図１７（Ａ）のように変化するｋビットのデータＨＰ１（ｋ＞１０）が得られる。データＨＰ１は、１／ｎゲイン回路１１９により、データ振幅が１／ｎ（ここでは例としてｎ＝４）に補正され、データＨＰ２として出力される。データＨＰ２は、リミッタ１２０で、−２〜＋１の範囲内に収まるように制限され、１０ビットのデータＨＰ３として出力される。図１７（Ｂ）に示す通り、１／ｎゲイン回路１１９から出力されたデータＨＰ２は、ｍｉｎ（−２）〜ｍａｘ（＋１）の範囲内であるため、リミッタ１２０から出力されるデータＨＰ３は、図１７（Ｂ）の通り出力される。加算器１１６では、図１６（Ａ）の符号Ｄ１０４のように変化する映像データＶＩ１に対してＬＳＢ追加回路１１６で２ビット（値は「００」）付加した映像データＢＡ１に、１０ビットのデータＢＡ１を足し合わせて、１０ビットの映像データＢＳ１として出力する。このとき、映像データＢＳ１の変化は、図１７（Ｃ）の通りである。
図１６と図１７を合わせると、図１４の出力映像選択回路１１１では、制御信号ＯＣ１が「１」のとき（領域Ａ１０４、Ａ１０６）に、映像データＬＰ２を選択して出力し、制御信号ＯＣ１が「０」のとき（領域Ａ１０５）に、映像データＢＳ２を選択して出力する。その結果、映像信号ＶＯ１は、図１８の符号Ｄ１０６のように変化するデータとして得られる。領域Ａ１０４のようななだらかに変化する領域ではより滑らかに変化するデータが得られ、領域Ａ１０５のように急峻に変化する領域では、より変化を強調するようなデータが得られていることが判る。
（実施形態４）
図１９に実施形態４の構成例を示す。本実施形態４は、上記実施形態２と実施形態３とを合わせた構成となっている。
メモリ部１１４には、映像データＶＩ１を複数ライン保持することができる。ここでは、例として３＋１ライン分の映像データを保持できるものとする。また、ローパスフィルタ１０３は、メモリ部１１４から垂直に並ぶ３画素分の映像データＬＭ１を用いて、映像データＬＭ１から低周波成分を抽出する。ここでは、例としてローパスフィルタ１０３は３×３のＦＩＲフィルタで構成されており、フィルタ係数は実施形態２の図１０（Ａ）と同じである。図１０（Ｂ）のように並ぶ画素において、画素Ｖ２２の値を算出する際の演算式は実施形態２の式３の演算式の通りである。但し、１０ビットで出力するため、１６による除算は行わず、ローパスフィルタの最終段で１０ビットに制限して出力する。
また、ハイパスフィルタ１１５は、前記実施形態３と同様に図１５のような構成となっており、ハイパスフィルタ１１５は、メモリ部１１４から垂直に並ぶ３画素分の映像データＬＭ１を用いて、映像データＬＭ１から高周波成分を抽出する。
図１５に示したハイパスフィルタ１１５内のＦＩＲフィルタ１１８は図２０（Ａ）に示すような３×３のＦＩＲフィルタとする。図２０（Ｂ）のように並ぶ画素において、画素Ｖ２２の値を算出する際には、以下の式５の演算式となる。
（（（Ｖ１１×（−１））＋（Ｖ１２×（＋２））＋（Ｖ１３×（−１）））＋
（（Ｖ２１×（＋２））＋（Ｖ２２×（−４））＋（Ｖ２３×（＋２）））＋
（（Ｖ３１×（−１））＋（Ｖ３２×（＋２））＋（Ｖ３３×（＋１））））／１６ （式５）
但し、１０ビットで出力するため、１６による除算は行わず、リミッタ１２０で１０ビットに制限して出力する。
図２１及び図２２は、入力映像ＶＩ１の画素の並びを示したものである。ここで、画素Ｖ１０４のデータが、映像データＶＩ１に入力されている時間における動作について説明する。画素Ｖ１０４の映像データが、映像データＶＩ１として、メモリ部１１４に入力されている。この時間、それ以前の時間に入力された領域Ｌ１０２の画素データは、メモリ部１１４に保持されている。そこで、画素Ｖ１０５を中心画素として低周波成分を抽出するため、ローパスフィルタ１０３は範囲Ｆ１０３に対して、実施形態２の式３によりフィルタ演算を行う。上記フィルタ演算により得られた映像データＶ１０５は、丸め回路１０４にて下位２ビットが四捨五入され、８ビットの映像データＲＤ１として比較回路１０５に入力される。
一方で、メモリ部１１４から画素Ｖ１０５のデータが画素データＬＭ２として出力される。この画素データＬＭ２は、遅延回路１０８で一定の遅延を付加され、ローパスフィルタ１０３から出力された画素Ｖ１０５の映像データＬＰ１が丸め回路１０４の処理を経て比較回路１０５に入力されると同時に、映像データＶＩ２として比較回路１０５に入力される。
比較回路１０５では、映像データＲＤ１と映像データＶＩ２とを比較し、比較結果ＣＰ１を出力する。映像出力制御回路１０６では、入力された比較結果ＣＰ１を比較結果保持回路１１３に保持し、比較結果保持回路１１３に保持されている比較結果に基づいて制御信号ＯＣ１を生成する。ここで、比較結果保持回路１１３には、比較結果を３＋１ライン分保持することができ、新しい比較結果を保持する際には、一番古い比較結果から順に消去されて行く。画素Ｖ１０５の映像データに対して比較回路１０５での比較結果がＣＰ１に出力されたとき、図２２の●の画素の比較結果が比較結果保持回路１１３に保持されている。
ここで、図２３は、比較回路１０５による比較結果を画素ごとに並べた例であり、図２２及び図２３を用いて制御信号ＯＣ１の制御方法について説明する。図２２の画素Ｖ１０６のデータを出力するために、映像出力制御回路１０６では、領域Ｆ１０４にある全ての画素の比較結果が「１」の場合（図２３（Ａ）の場合）には制御信号ＯＣ１に「１」を出力し、領域Ｆ１０４にある画素のうち１つでも比較結果が「０」の画素が存在する場合（図２３（Ｂ）の場合）には、制御信号ＯＣ１に「０」を出力する。
一方で、ビット付加回路１０９では、ローパスフィルタ１０３に入力されるデータと同じ、垂直に並ぶ３画素分の映像データＬＭ１が入力され、ハイパスフィルタ１１５にて高周波成分の抽出が実行される。ハイパスフィルタ１１５が有するＦＩＲフィルタ１１８（図１５参照）は、図２１の領域Ｆ１０３に対して、式５の演算式により高周波成分の抽出を行う。ＦＩＲフィルタ１１８で得られた高周波成分ＨＰ１は、１／ｎゲイン回路１１９にて、信号振幅を１／ｎ（ここでは例としてｎ＝４）に下げられて高周波成分ＨＰ２として出力され、リミッタ１２０で信号振幅が制限（ここでは例として−２〜＋１）されて高周波成分ＨＰ３として出力される。ＬＳＢ追加回路１１６では、映像データＶＩ１のＬＳＢ側に２ビット（ここでは例として値「００」）付加して、映像データＢＡ１を出力する。加算器１１７では、映像データＢＡ１と高周波成分ＨＰ３とを足し合わせて、１０ビットの映像データＢＳ１を出力する。
遅延回路１０７では、画素Ｖ１０６のローパスフィルタ１０３からの出力データＬＰ１が、上記制御信号ＯＣ１と同時に出力映像選択回路１１１に入力されるように、一定の遅延を付加して映像データＬＰ２として出力する。遅延回路１１０では、画素Ｖ１０６にビット付加回路１０９にて１０ビットに拡張された映像データＢＳ１が、上記制御信号ＯＣ１と同時に出力映像選択回路１１１に入力されるように一定の遅延を付加して映像データＢＳ２として出力する。出力映像選択回路１１１では、制御信号ＯＣ１が「１」のときには、映像データＶＯ１として映像データＬＰ２を出力し、制御信号ＯＣ１が「０」のときには、映像データＶＯ１として映像データＢＳ２を出力する。出力映像選択回路１１１から出力された１０ビットの映像データＶＯ１はＨＤＭＩ１１２に入力され、ＨＤＭＩ１１２においてＨＤＭＩ規格準拠のパラレル−シリアル変換を実行し、ＨＤＭＩケーブルに出力される。
従って、本実施形態４によれば、平面的に並んでいる画素に対して、平面的に低周波成分を抽出することにより、２次元で滑らかな映像を得ることができ、更に急峻に変化する高周波領域に対しては平面的に強調処理を施すことが可能である。
以上説明したように、本発明は、量子化された映像データのビット幅を拡張して出力する際に、入力映像を損なうことなく、高階調の滑らかな映像を出力することが可能であるので、画像処理装置に適用して有用である。
１０２ 映像信号処理回路（入力手段）
１０３ フィルタ回路（フィルタ手段）
１０４ 丸め回路（丸め手段）
１０５ 比較回路（比較手段）
１０６ 映像出力制御回路（映像出力制御手段）
１０７、１０８、１１０ 遅延回路
１０９ ビット付加回路（ビット付加手段）
１１１ 出力映像選択回路（出力映像選択手段）
１１２ ＨＤＭＩ（出力手段）
１１３ 比較結果保持回路（比較結果保持手段）
１１４ メモリ部（メモリ手段）
１１５ ハイパスフィルタ
１１７ 加算回路（加算手段）

Claims (6)

  1. 量子化されたデジタル映像データから元映像を復元する画像処理装置であって、
    前記量子化されたデジタル映像データが入力される入力手段と、
    前記入力手段から出力される第１の映像データに対してフィルタ処理を施すフィルタ手段と、
    前記フィルタ手段から出力される第２の映像データを前記第１の映像データのビット幅に変換する丸め手段と、
    前記丸め手段から出力される第３の映像データと前記第１の映像データとを比較する比較手段と、
    前記比較手段から出力される比較結果に基づいて制御信号を生成する映像出力制御手段と、
    前記第１の映像データに予め決められたビット数だけ付加するビット付加手段と、
    前記制御信号に基づいて、前記第２の映像データと前記ビット付加手段から出力される第４の映像データとを選択して出力する出力映像選択手段と、
    前記出力映像選択手段から出力される第５の映像データを外部に出力する出力手段とを具備する
    ことを特徴とする画像処理装置。
  2. 前記請求項１記載の画像処理装置において、
    前記フィルタ手段は、前記第１の映像データの低周波成分を抽出するローパスフィルタである
    ことを特徴とする画像処理装置。
  3. 前記請求項２記載の画像処理装置において、
    前記比較手段は、前記第１の映像データと前記第３の映像データとが等しいことを検出する
    ことを特徴とする画像処理装置。
  4. 前記請求項２又は３記載の画像処理装置において、
    前記映像出力制御手段は、前記比較手段から出力される前記比較結果を１つ以上保持する比較結果保持手段を有し、
    前記映像出力制御手段は、前記比較結果保持手段が保持している前記１つ以上の比較結果のうち、予め決められた複数の比較結果に基づいて前記制御信号を生成する
    ことを特徴とする画像処理装置。
  5. 前記請求項２〜４の何れか１項に記載の画像処理装置において、
    前記第１の映像データを保持するメモリ手段を有し、
    前記フィルタ手段には、前記第１の映像データの代わりに、前記メモリ手段が出力する垂直映像データ列が入力され、
    前記ビット付加手段には、前記第１の映像データの代わりに、前記メモリ手段が出力する第６の映像データが入力され、
    前記比較手段には、前記第１の映像データの代わりに、前記第６の映像データが入力され、
    前記垂直映像データ列には、前記第６の映像データが含まれている
    ことを特徴とする画像処理装置。
  6. 前記請求項２〜５の何れか１項に記載の画像処理装置において、
    前記ビット付加手段は、前記第１の映像データの高周波成分を抽出するハイパスフィルタと、
    前記ハイパスフィルタから出力される前記第１の映像データの高周波成分と、前記第１の映像データとを加算する加算手段とを有し、
    前記加算手段から出力されたデータを前記第４の映像データとして出力する
    ことを特徴とする画像処理装置。
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