JP5056179B2 - データ処理装置及び方法 - Google Patents

Description

本発明は、入力データの精度よりも高い演算精度を有する演算手段の出力データを記憶手段で読み書きするデータ処理装置及びデータ処理方法に関し、特に、記憶手段へのアクセス量を削減しつつ、演算手段の性能の低下を防止したものに関する。

テレビジョン受信機などの映像表示装置には、デジタル信号処理によって映像信号のノイズ除去を行う演算回路を搭載しているものが存在している。図１は、そうしたノイズ除去演算回路を搭載した従来の映像表示装置の構成例を示すブロック図である。この映像表示装置には、ノイズ除去演算回路２１と、解像度変換回路２２と、高画質化回路２３と、映像表示デバイス２４と、メモリコントローラ２５と、フレームメモリ２６とが設けられている。

ノイズ除去演算回路２１には、映像表示装置に設けられたチューナーまたは外部入力信号用インターフェース（図示略）から映像信号が入力される。ノイズ除去演算回路２１は、メモリコントローラ２５を介してフレームメモリ２６への演算結果の書込みやフレームメモリ２６からの過去のフレームの演算結果の読み出しを行いながら映像信号のノイズを除去する。

解像度変換回路２２は、入力映像信号がインターレース方式の映像信号である場合にプログレシブ方式の映像信号への変換を行うＩＰ変換回路や、映像表示デバイス２４が固定画素方式のデバイスである場合に映像信号の水平方向及び垂直方向の画素数を映像表示デバイス２４の画素数と一致させるように変換するスケーリング回路などで構成されている。解像度変換回路２２は、ノイズ除去演算回路２１の演算結果である映像信号をメモリコントローラ２５を介してフレームメモリ２６から読み出して処理し、処理を終えた映像信号をメモリコントローラ２５を介してフレームメモリ２６に書き込む。

高画質化回路２３は、シャープネス回路などの映像信号の品位を改善する回路や、ガンマ補正回路などの映像表示デバイス２４の特性に応じた補正回路で構成されている。高画質化回路２３は、解像度変換回路２２での処理を終えた映像信号を、メモリコントローラ２５を介してフレームメモリ２６から読み出す。高画質化回路２３で処理を終えた映像信号は、高画質化回路２３から映像表示デバイス２４に送られて、映像表示デバイス２４に表示される。

図２は、ノイズ除去演算回路２１が高性能なノイズ除去を行うために必要な演算精度を、図１の一部分を用いて示した図である。Ｍは、ノイズ除去演算回路２１に入力する映像信号の信号精度ビット数を表している。Ｍ＋Ｎは、ノイズ除去演算回路２１がＭビットの映像信号に対して高性能なノイズ除去を行うために必要な演算精度ビット数を表している。

ノイズ除去演算回路２１がこのＭ＋Ｎビットの演算精度を有する場合、ノイズ除去演算回路２１の演算結果であるＭ＋Ｎビットの映像信号が、メモリコントローラ２５を介してフレームメモリ２６に書き込まれることになる。そして、ノイズ除去演算回路２１，解像度変換回路２２（図１），高画質化回路２３（図１）は、それぞれメモリコントローラ２５を介してフレームメモリ２６からこのＭ＋Ｎビットの映像信号を読み出して処理を行うことになる。

このように、従来の映像表示装置では、ノイズ除去演算回路２１がＭ＋Ｎビットの演算精度（入力映像信号の精度よりも高い演算精度）を有する場合、解像度変換回路２２や高画質化回路２３も、Ｍ＋Ｎビットの映像信号を読み出して処理することになる。

しかし、元々の入力映像信号の精度がＭビットであるから、解像度変換回路２２や高画質化回路２３が読み出すＭ＋Ｎビットの映像信号のうち、Ｍビットは映像信号の階調表現力に寄与するが、Ｎビットは階調表現力に寄与しない。一定時間内にフレームメモリ２６にアクセス可能なデータ量はメモリコントローラ２５やフレームメモリ２６の仕様によって制約されるので、階調表現力に寄与しないＮビットを解像度変換回路２２や高画質化回路２３が読み出すと、その分、階調表現力に寄与するＭビットの読み出しのために解像度変換回路２２や高画質化回路２３に割り振られるメモリアクセス量が少なくなってしまう。

その結果、図１に示した映像表示装置全体で考えると、解像度変換回路２２や高画質化回路２３の性能が低下して、映像表示デバイス２４に表示される映像が劣化することがある。また、こうした解像度変換回路２２や高画質化回路２３の性能の低下を防止するためにフレームメモリ２６のメモリバンド幅を大きくしたりメモリコントローラ２５を高性能化しようとすると、映像表示装置の製造コストが増大してしまう。

なお、従来から、データの演算結果をメモリに書き込む際に四捨五入することは一般的に行われており、また、四捨五入した際の桁溢れを防止するようにした技術も提案されている（特許文献１参照）。

しかし、図２に示した場合において、そうした技術によってノイズ除去演算回路２１の演算結果をＭビットに四捨五入した映像信号をフレームメモリ２６に書き込んだとすると、解像度変換回路２２や高画質化回路２３はフレームメモリ２６からＭビットの映像信号（全ビットが階調表現力に寄与している映像信号）を読み出せるようになるが、ノイズ除去演算回路２１のほうは、過去のフレームの演算結果であるＭ＋Ｎビットの映像信号をフレームメモリ２６から読み出せなくなるので、ノイズ除去性能が低下してしまう。

特開平９−１８５４９０号公報

本発明は、上述の点に鑑み、図２を用いて説明した演算精度を有するノイズ除去演算回路２１のような、入力データの精度よりも高い演算精度を有する演算手段の出力データを、フレームメモリ２６のような記憶手段で読み書きするデータ処理装置，データ処理方法であって、記憶手段へのアクセス量を削減しつつ、演算手段の性能の低下を防止したものを提供することを課題とする。

上記課題を解決するため、本発明は、
入力データの精度よりも高い演算精度を有する演算手段の出力データの、記憶手段への書き込み及び該記憶手段からの読み出しを行うデータ処理装置において、
前記演算手段の出力データを、前記入力データの精度に四捨五入したデータと、該四捨五入したデータよりも下位の桁のデータとの２つのデータに分離する分離処理手段と、
前記分離処理手段で分離された前記２つのデータを１つの前記記憶手段の別々のアドレスに書き込む処理と、前記記憶手段から前記２つのデータを読み出す処理と、前記記憶手段から前記２つのデータのうちの前記四捨五入されたデータのみを読み出して外部出力用の出力端子から前記データ処理装置の外部に出力する処理とを行う記憶制御手段と、
前記記憶制御手段によって前記記憶手段から読み出された前記２つのデータを１つのデータに結合し、該１つのデータから前記演算手段の演算精度のデータを復元して、該復元した前記演算手段の演算精度のデータを、前記入力データを演算処理するためのデータとして前記演算手段に再び入力させる復元処理手段と
を備えたことを特徴とする。

また本発明は、
入力データの精度よりも高い演算精度を有する演算手段の出力データの、記憶手段への書き込み及び該記憶手段からの読み出しを行うデータ処理装置におけるデータ処理方法において、
前記演算手段の出力データを、前記入力データの精度に四捨五入したデータと、該四捨五入したデータよりも下位の桁のデータとの２つのデータに分離する分離ステップと、
前記分離ステップで分離した前記２つのデータを１つの前記記憶手段の別々のアドレスに書き込む書込みステップと、
前記書込みステップで前記記憶手段に書き込んだ前記２つのデータを前記記憶手段から読み出して、該２つのデータを１つのデータに結合し、該１つのデータから前記演算手段の演算精度のデータを復元して、該復元した前記演算手段の演算精度のデータを、前記入力データを演算処理するためのデータとして前記演算手段に再び入力させる復元ステップと、
前記書込みステップで前記記憶手段に書き込んだ前記２つのデータのうち、前記四捨五入されたデータのみを前記記憶手段から読み出して外部出力用の出力端子から前記データ処理装置の外部に出力する出力ステップと
を有することを特徴とする。

このデータ処理装置，データ処理方法によれば、入力データの精度よりも高い演算精度を有する演算手段の出力データが、図１及び図２に例示したようにそのまま記憶手段に書き込まれるのではなく、また、特許文献１に記載の技術のようにこの演算手段の出力データを四捨五入したデータだけが記憶手段に書き込まれるのでもなく、この演算手段の出力データが、入力データの精度に四捨五入したデータと、この四捨五入したデータよりも下位の桁のデータとの２つのデータに分離されて、この２つのデータが１つの記憶手段の別々のアドレスに書き込まれる。

記憶手段からは、この２つのデータの読み出しが行われる。そして、記憶手段から読み出されたこの２つのデータは１つのデータに結合され、この１つのデータから演算手段の演算精度のデータが復元されて、この復元された演算手段の演算精度のデータが、入力データを演算処理するためのデータとして演算手段に再び入力される。また、記憶手段からは、この２つのデータのうちの四捨五入されたデータのみも読み出されて外部出力用の出力端子からデータ処理装置の外部に出力される。

したがって、演算手段では、演算結果をそのまま記憶手段で読み書きする場合と同じ精度の過去の演算結果を用いることができるので、性能を低下させることなく演算を行うことができる。

そして、記憶手段からは四捨五入されたデータのみの読み出しも行われて、この四捨五入されたデータがデータ処理装置の外部に出力されるので、演算手段での演算以外の用途ではこの四捨五入されたデータを用いれば、記憶手段へのアクセス量を削減することができる。

本発明に係るデータ処理装置，データ処理方法によれば、入力データの精度よりも高い演算精度を有する演算手段の出力データを記憶手段で読み書きする際に、記憶手段へのアクセス量を削減しつつ、演算手段の性能の低下を防止することができるという効果が得られる。

以下、本発明の実施の形態を、図面を用いて具体的に説明する。なお、ここでは、映像信号のノイズ除去を行うために本発明を適用した実施の形態について説明する。

図３は、本発明を適用したノイズ除去装置の構成例を示すブロック図である。このノイズ除去装置は、ノイズ除去演算回路１と、加算器２と、リミッタ回路３、分離回路４と、メモリコントローラ５と、フレームメモリ６と、結合回路７と、減算器８とで構成されている。

ノイズ除去演算回路１の入力端子１ａは、このノイズ除去装置の外部から、Ｍビット（Ｍは１以上の任意の整数であってよいが、以下では一例としてＭ＝８であるとして説明する）の精度の映像信号を入力するための入力端子である。ノイズ除去演算回路１の入力端子１ｃには、減算器８の減算結果を示す信号が入力される。

ノイズ除去演算回路１は、Ｍ＋Ｎビット（Ｎも１以上の任意の整数であってよいが、以下では一例としてＮ＝２であるとして説明する）の演算精度を有している。ノイズ除去演算回路１の演算結果であるＭ＋Ｎビット（すなわち１０ビット）の映像信号は、ノイズ除去演算回路１の出力端子１ｂから出力されて、加算器２に送られる。

加算器２は、Ｍ＋Ｎ＋１ビット幅の加算器であり、このＭ＋Ｎビットの映像信号に２^{（Ｎ−１）}乗の値（すなわち２）を加算する。加算器２の加算結果である映像信号は、リミッタ回路３で上限をＭ＋Ｎビットの最大値（すなわち１０２３）に制限された後、分離回路４に送られる。

分離回路４は、リミッタ回路３からのＭ＋Ｎビットの映像信号を、上位Ｍビット（８ビット）の信号と、下位Ｎビット（２ビット）の信号との２つの信号に分離する。この上位８ビットの信号は、ノイズ除去演算回路１の演算結果である１０ビットの映像信号を、ノイズ除去演算回路１への入力映像信号の精度である８ビットに四捨五入したものに相当する。分離回路４からは、このＭビット，Ｎビットの２つの信号が、メモリコントローラ５に送られる。

メモリコントローラ５は、分離回路４からのこのＭビット，Ｎビットの２つの信号を、フレームメモリ６の別々のアドレスに書き込む。また、メモリコントローラ５は、各フレーム毎に、１フレーム前にフレームメモリ６に書き込んだ２つの信号をフレームメモリ６から読み出して結合回路７に送る。

また、メモリコントローラ５は、各フレーム毎に、１フレーム前にフレームメモリ６に書き込んだ２つの信号のうちのＭビットの信号のみを、フレームメモリ６から読み出して外部出力用の出力端子５ａからこのノイズ除去装置の外部に出力する。なお、図３の例ではメモリコントローラ５に１つの外部出力用の出力端子５ａを設けているが、メモリコントローラ５に２つ以上の外部出力用の出力端子を設けてそれらの出力端子からそれぞれＭビットの信号を出力してもよい。

結合回路７は、メモリコントローラ５からのこのＭビット，Ｎビットの２つの信号を、Ｍビットの信号を上位ビットとしＮビットの信号を下位ビットとしたＭ＋Ｎビット（１０ビット）の１つの信号に結合して、このＭ＋Ｎビットの信号を減算器８に送る。

減算器８は、このＭ＋Ｎビットの信号から２^{（Ｎ−１）}乗の値（すなわち２）を減算する。この減算器８の減算結果であるＭ＋Ｎビット（１０ビット）の信号と、１フレーム前にノイズ除去演算回路１から加算器２に送られたＭ＋Ｎビットの映像信号とは、リミッタ回路３でオーバーフロー分が制限された場合を除いては、完全に一致する。

減算器８からは、このＭ＋Ｎビットの信号（すなわち１フレーム前のノイズ除去演算回路１の演算結果であるＭ＋Ｎビットの映像信号）が、ノイズ除去演算回路１の入力端子１ｃに入力される。

図４は、ノイズ除去演算回路１の構成例を示すブロック図である。ノイズ除去演算回路１は、Ｎビット左シフト回路１１と、減算器１２と、補正量算出回路１３と、減算器１４と、リミッタ回路１５とで構成されている。

入力端子１ａに入力したＭビット（８ビット）の映像信号は、Ｎビット左シフト回路１１でＮビット（２ビット）左方向にシフトされることにより、２のＮ乗倍されて、ノイズ除去演算回路１の演算精度であるＭ＋Ｎビット（１０ビット）の映像信号に変換される。このＭ＋Ｎビットに変換された入力映像信号は、減算器１２に送られるとともに、減算器１４に送られる。

図３の減算器８から入力端子１ｃに入力したＭ＋Ｎビットの信号（１フレーム前のノイズ除去演算回路１の演算結果）は、減算器１２に送られる。減算器１２は、Ｎビット左シフト回路１１でＭ＋Ｎビットに変換された入力映像信号と、この１フレーム前のノイズ除去演算回路１の演算結果であるＭ＋Ｎビットの映像信号との差分を、１画素毎に求める。減算器１２で求められた差分であるＭ＋Ｎビットの信号は、補正量算出回路１３に送られる。

補正量算出回路１３は、減算器１２で求められた差分の大きさに応じて、入力映像信号に対する補正量を１画素毎に算出する回路である。図５は、補正量算出回路１３における、減算器１２で求められた差分と、算出する補正量との関係を概念的に示す図である。減算器１２で求められた差分がゼロである場合には、入力映像信号にノイズは含まれていないと看做して、補正量をゼロとする。

また、減算器１２で求められた差分がゼロではなくその絶対値が比較的小さい値である場合には、その差分は入力映像信号に含まれているノイズであると看做して、その差分を打ち消すような値の補正量を算出する。

また、減算器１２で求められた差分の絶対値が或る程度上大きい値である場合には、その差分はノイズではなく入力映像信号と１フレーム前の映像信号との間での映像の動きであると看做して、補正量をゼロとする。

補正量算出回路１３は、この図５に示すような差分の大きさと補正量とを対応させたルックアップテーブルを用いて構成してもよいし、あるいは、差分の大きさからこの図５に示すような補正量を計算する演算回路で構成してもよい。

補正量算出回路１３で算出された補正量を示すＭ＋Ｎビットの信号は、減算器１４に送られる。減算器１４は、Ｍ＋Ｎ＋１ビット幅の減算器であり、Ｎビット左シフト回路１１でＭ＋Ｎビットに変換された入力映像信号から、１画素毎に、この補正量を示すＭ＋Ｎビットの信号を減算する。

減算器１４の減算結果である映像信号は、リミッタ回路１５で上限をＭ＋Ｎビットの最大値（すなわち１０２３）に制限された後、ノイズ除去演算回路１の演算結果として出力端子１ｂから出力されて、図３に示したように加算器２に送られる。

以上のような構成のノイズ除去装置によれば、入力映像信号の精度（８ビット）よりも高い演算精度（１０ビット）を有するノイズ除去演算回路１の出力映像信号が、入力映像信号の精度（８ビット）に四捨五入した映像信号と、この四捨五入した映像信号よりも下位の桁（２ビット）の信号との２つの信号に分離され、この２つの信号がフレームメモリ６の別々のアドレスに書き込まれる。

フレームメモリ６からは、各フレーム毎に、１フレーム前に書き込んだこの２つの信号
の読み出しと、１フレーム前に書き込んだこの２つの信号のうちの四捨五入された８ビット映像信号のみの読み出しとがそれぞれ行われる。そして、フレームメモリ６から読み出されたこの２つの信号は１つの信号に結合され、この１つの信号からノイズ除去演算回路１の演算精度である１０ビットの映像信号が復元されて、その映像信号がノイズ除去演算回路１に再び入力される。

したがって、１フレーム前の演算結果を用いながらノイズ除去のための演算を行うノイズ除去演算回路１では、演算結果である１０ビットの映像信号をそのままフレームメモリ６で読み書きする場合と同じく１フレーム前の１０ビットの演算結果を用いることができるので、性能を低下させることなくノイズ除去のための演算を行うことができる。

そして、フレームメモリ６からは四捨五入された８ビット映像信号のみの読み出しも行われて、この８ビット映像信号が外部に出力されるので、ノイズ除去演算回路１での演算以外の用途ではこの８ビット映像信号を用いれば、フレームメモリ６へのアクセス量を削減することができる。

図６は、このノイズ除去装置をテレビジョン受信機などの映像表示装置に搭載した例を示す図であり、図１と共通する部分には同一符号を付して重複説明を省略する。ノイズ除去演算回路１には、映像表示装置に設けられたチューナーまたは外部入力信号用インターフェース（図示略）からＭビット（８ビット）の映像信号が入力される。

この図６の例では、メモリコントローラ５に２つの外部出力用の出力端子５ａ，５ａ’を設けており、この出力端子５ａ，５ａ’から出力されたそれぞれＭビットの映像信号（ノイズ除去演算回路１の演算結果である１０ビットの映像信号を、ノイズ除去演算回路１への入力映像信号の精度である８ビットに四捨五入したもの）が、解像度変換回路２２，高画質化回路２３に供給される。また、解像度変換回路２２での処理を終えたＭビットの映像信号は、メモリコントローラ５に設けた外部入力用の入力端子５ｂに入力して、フレームメモリ２６に書き込まれる。

このように、解像度変換回路２２や高画質化回路２３での処理のためには、階調表現力に寄与するＭビット（８ビット）の映像信号のみが読み出され、階調表現力に寄与しないＮビット（２ビット）の信号は読み出されない。

一定時間内にフレームメモリ６にアクセス可能なデータ量はメモリコントローラ５やフレームメモリ６の仕様によって制約されるが、このように階調表現力に寄与しないＮビットを解像度変換回路２２や高画質化回路２３での処理のために読み出さないことにより、階調表現力に寄与するＭビットの読み出しのために解像度変換回路２２や高画質化回路２３に割り振るメモリアクセス量を多くすることができる。

これにより、フレームメモリ６のメモリバンド幅を大きくしたりメモリコントローラ５を高性能化することによるコスト高を招くことなく、解像度変換回路２２や高画質化回路２３の性能の低下を防止することが可能になる。

なお、以上の実施の形態では一例としてＭ＝８，Ｎ＝２であるとして説明を行ったが、Ｍ，Ｎの値がそれぞれ１以上のどのような整数であっても、図３の分離回路４で分離された上位Ｍビットの信号は、ノイズ除去演算回路１の演算結果であるＭ＋Ｎビットの映像信号を、ノイズ除去演算回路１への入力映像信号の精度であるＭビットに四捨五入した信号になる。

また、図６には映像表示装置への搭載例を示したが、本発明を適用したノイズ除去装置は、映像記録装置や撮像装置などにも搭載してよい。

また、以上の実施の形態では加算器２，リミッタ回路３，分離回路４，結合回路７，減算器８といったハードウェア回路を設けているが、これらのハードウェア回路の機能の一部または全部を、マイクロプロセッサのソフトウェア処理によって実現してもよい。

また、以上の実施の形態では映像信号のノイズを除去する演算を行うために本発明を適用したが、本発明は、映像信号以外のデータ（例えば音声信号）のノイズを除去する演算や、ノイズ除去以外を目的とする演算を行うために適用してもよい。

ノイズ除去演算回路を搭載した従来の映像表示装置の構成例を示すブロック図である。 図１のノイズ除去演算回路が高性能なノイズ除去を行うために必要な演算精度を示す図である。 本発明を適用したノイズ除去装置の構成例を示すブロック図である。 図３のノイズ除去演算回路の構成例を示すブロック図である。 図４の補正量算出回路における差分と補正量との関係を概念的に示す図である。 図３のノイズ除去装置を映像表示装置に搭載した例を示す図である。

符号の説明

１ ノイズ除去演算回路、 ２ 加算器、 ３ リミッタ回路、 ４ 分離回路、 ５メモリコントローラ、 ６ フレームメモリ、 ７ 結合回路、 ８ 減算器、 １１ Ｎビット左シフト回路、 １２ 減算器、 １３ 補正量算出回路、 １４ 減算器、 １５ リミッタ回路

Claims (5)

1. 入力データの精度よりも高い演算精度を有する演算手段の出力データの、記憶手段への書き込み及び該記憶手段からの読み出しを行うデータ処理装置において、
   前記演算手段の出力データを、前記入力データの精度に四捨五入したデータと、該四捨五入したデータよりも下位の桁のデータとの２つのデータに分離する分離処理手段と、
   前記分離処理手段で分離された前記２つのデータを１つの前記記憶手段の別々のアドレスに書き込む処理と、前記記憶手段から前記２つのデータを読み出す処理と、前記記憶手段から前記２つのデータのうちの前記四捨五入されたデータのみを読み出して外部出力用の出力端子から前記データ処理装置の外部に出力する処理とを行う記憶制御手段と、
   前記記憶制御手段によって前記記憶手段から読み出された前記２つのデータを１つのデータに結合し、該１つのデータから前記演算手段の演算精度のデータを復元して、該復元した前記演算手段の演算精度のデータを、前記入力データを演算処理するためのデータとして前記演算手段に再び入力させる復元処理手段とを備えた
   データ処理装置。
2. 請求項１に記載のデータ処理装置において、
   前記入力データは映像信号であり、
   前記演算手段は、各フレーム毎に、前記入力データを該演算手段の演算精度と同じ精度のデータに変換し、該変換した入力データと前記復元処理手段から入力されたデータとの差分を求め、該差分に応じた補正量を前記変換した入力データに加えることにより映像信号のノイズ除去を行い、
   前記記憶制御手段は、各フレーム毎に、前記２つのデータを前記記憶手段に書き込むとともに、１フレーム前に書き込んだ前記２つのデータの前記記憶手段からの読み出しと前記四捨五入されたデータのみの前記記憶手段からの読み出しとをそれぞれ行う
   データ処理装置。
3. 請求項１に記載のデータ処理装置において、
   前記分離処理手段は、
   前記入力データの精度をＭビット、前記演算手段の演算精度をＭ＋Ｎビット（Ｍ，Ｎはそれぞれ１以上の整数）として、前記演算手段のＭ＋Ｎビットの出力データに２の（Ｎ−１）乗の値を加算する加算手段と、
   前記加算手段の加算結果をＭ＋Ｎビットの最大値に制限する制限手段と、
   前記制限手段の制限結果を、上位Ｍビットのデータと、下位Ｎビットのデータとの２つのデータに分離する分離手段とで構成され、
   前記復元処理手段は、
   前記記憶制御手段によって前記記憶手段から読み出されたＭビットのデータとＮビットのデータとをＭ＋Ｎビットのデータに結合する結合手段と、
   前記結合手段で結合されたＭ＋Ｎビットのデータから２の（Ｎ−１）乗の値を減算する減算手段とで構成される
   データ処理装置。
4. 入力データの精度よりも高い演算精度を有する演算手段の出力データの、記憶手段への書き込み及び該記憶手段からの読み出しを行うデータ処理装置におけるデータ処理方法において、
   前記演算手段の出力データを、前記入力データの精度に四捨五入したデータと、該四捨五入したデータよりも下位の桁のデータとの２つのデータに分離する分離ステップと、
   前記分離ステップで分離した前記２つのデータを１つの前記記憶手段の別々のアドレスに書き込む書込みステップと、
   前記書込みステップで前記記憶手段に書き込んだ前記２つのデータを前記記憶手段から読み出して、該２つのデータを１つのデータに結合し、該１つのデータから前記演算手段の演算精度のデータを復元して、該復元した前記演算手段の演算精度のデータを、前記入力データを演算処理するためのデータとして前記演算手段に再び入力させる復元ステップと、
   前記書込みステップで前記記憶手段に書き込んだ前記２つのデータのうち、前記四捨五入されたデータのみを前記記憶手段から読み出して外部出力用の出力端子から前記データ処理装置の外部に出力する出力ステップとを有する
   データ処理方法。
5. 請求項４に記載のデータ処理方法において、
   前記入力データは映像信号であり、
   前記演算手段は、各フレーム毎に、前記入力データを該演算手段の演算精度と同じ精度のデータに変換し、該変換した入力データと前記復元ステップで入力されたデータとの差分を求め、該差分に応じた補正量を前記変換した入力データに加えることにより映像信号のノイズ除去を行い、
   前記書込みステップでは、各フレーム毎に、前記２つのデータを前記記憶手段に書き込み、
   前記復元ステップでは、各フレーム毎に、１フレーム前に書き込んだ前記２つのデータを前記記憶手段から読み出し、
   前記出力ステップでは、各フレーム毎に、１フレーム前に書き込んだ前記四捨五入されたデータのみを前記記憶手段から読み出す
   データ処理方法。

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