JP4710823B2 - 信号処理回路 - Google Patents

Description

本発明は、デジタルデータとされた画像信号の信号処理回路に関する。

従来より、表示装置等の映像機器には、入力された画像信号を量子化し複数ビットのデジタル信号とした画像信号を受け、集積回路などにより演算処理を行うデジタル信号処理回路が用いられている（例えば、特許文献１参照。）。

特許文献１記載の発明には、画像信号を１フレーム記憶し、次のフレームの画像データのテーブルを記憶し、双方を比較処理し、加算あるいは減算する加減算処理を行うことが開示されている。

同文献にも記載されているように、この信号処理には、画像信号はデジタル変換されたデジタル信号にて扱われ、例えば２のべき乗に重み付けされた複数の信号線（数ビットのデジタルデータ）から構成されるのが一般的である。

図４に従来での回路構成例を示す。入力されたデジタル信号１は、メモリ６に蓄積される一方、演算回路２に入力される信号４の２つに別れ、それぞれが同時に処理される。メモリに蓄積された画像データは、次のフレームにて演算回路２に送られ４、演算回路２に入力される。演算回路２では入力された信号データ３とメモリからの前フレームデータ４を比較処理、加算あるいは減算処理を行った後、演算結果を出力５する。

このとき、例えば、入力される信号が８ビットであり、画像信号サイズがＸＧＡ(１０２４×７６８画素）であった場合、１フレームに必要なメモリ量は
８ビット×１０２４×７６８×３（ＲＧＢにそれぞれ対応)＝１８，８７４，３６８ビット
となり、演算回路２は、加算あるいは減算処理は必要とされる精度のビット長を用意することとなる。
特開平７‐５６５３２号公報

ところで、昨今表示装置等の映像機器は高画質化が進んでおり、従来一般的であった８ビットの画像処理システムが、画像品位の高性能化に伴い、１０ビットもしくはそれ以上のビット数をもつシステムに移行しつつある。ここで、入力が１０ビットになると上述の入力画像信号サイズがＸＧＡ(１０２４×７６８画素）であった場合、１フレームに必要なメモリ量は
１０ビット×１０２４×７６８×３＝２３，５９２，９６０ビット
となり、２５％増加することになる。さらに、演算に必要となる加算器、減算器についても同様、必要となる回路規模はビット数の増加により増大するという問題があった。

さらに、画像の高解像化が伴えばメモリの容量、画像処理演算に必要な回路規模が増大し、その結果、画像処理システム及び表示装置が大型化するという問題があった。

本発明は、以上の点に鑑みなされたもので、所望する画像処理それぞれに最適化された画像信号のデジタルデータのビットを用い画像信号処理を行うことにより、小規模な回路規模でありながら高い画像品位をえることができる信号処理回路を提供することを目的とする。

本発明は、上述した従来の問題を解決するために、所定のビット数の入力画像信号のデジタルデータを、前記入力画像信号の信号レベルに応じて適応的に上位ビットと下位ビットとに分けて出力する分割手段（１１）と、前記分割手段（１１）から出力された上位ビットのみの画像信号のデジタルデータについて、前記上位ビットのみの画像信号のデジタルデータと記憶回路（１３）により保存された１画面前の上位ビットのみの画像信号のデジタルデータを演算する上位ビット用演算手段（１２ａ）と、前記上位ビット用演算手段（１２ａ）で演算処理された結果と前記分割手段から出力された下位ビットのみの画像信号のデジタルデータを加算して出力する加算回路（１４）と、を備えることを特徴とする信号処理回路を提供する。
上記の構成において、前記上位ビット用演算手段（１２ａ）は、前記上位ビットのみの画像信号のデジタルデータと、記憶回路（１３）により保存された１画面前の上位ビットのみの画像信号のデジタルデータとを比較し、その差分を２倍した値を前記記憶回路に保存されていない上位ビットのみの画像信号のデジタルデータに加算して出力するように構成してもよい。

本発明の信号処理回路によれば、小規模な回路規模でありながら高い画像品位を得ることができる信号処理回路を構成することができる。

また、演算処理されたビットと、演算処理をしないビットとの出力タイミングを合わせ後段に出力することができる。

さらに、画像品質の高い、すなわちビット数の大きい入力画像データであっても信号処理回路規模が増大せずに所望の画像特性を得ることが可能な安価な信号処理回路を提供することができる。

以下、本発明に係る信号処理回路を実施するための最良の形態につき、好ましい実施例により説明する。
＜実施例１＞

図１は、実施例１に適用される信号処理回路のブロック構成の一例を示した図である。信号処理回路１０の動作について説明する。同図に示すように、入力信号Ａは、映像入力信号をＡ／Ｄ変換したデジタル画像信号データであり、１０ビットの重み付けされた画像信号線から構成される。これらの１０ビットの画像信号データＡは、ビット分割回路１１に供給され、このビット分割回路１１において後段の信号処理回路に応じてビットが分割される。実施例１の場合、重み付けの上位８ビットＢ（ＭＳＢ側）は、画像を蓄積する記憶回路１３及び演算回路１２ａに供給される。また、図示しない同期信号がこれら記憶回路１３及び演算回路１２ａ，１２ｂの制御のため供給されている。

演算回路１２ａには、画像信号データＡの重み付けの上位８ビットＢ及び、重み付けの上位８ビットＢが記憶回路１３により１フィールド遅延された画像信号データが供給され、所定の演算処理が行われた後、その結果Ｅが出力される。

この演算回路１２ａでは、供給された入力画像信号データの上位８ビットのデータと、記憶回路１３から供給される１フィールド前の画像信号データの上位８ビットのデータとを比較し、その差分を２倍した値を入力画像信号データに加算して出力Ｅとして出力する。
具体的には、以下の式で表される。
OUTPUT(n)=INPUT(n)＋(INPUT(n)-INPUT(n-1)*2 式１
nはフレームの順番

この出力Ｅは、加算回路１４に供給され、また、画像信号データＡがビット分割回路１１により分割され上述の記憶回路１３及び演算回路１２ａに供給されない２ビットＣについても、演算回路１２ｂを経て加算回路１４に供給される。この加算回路１４にて再び１０ビットの画像信号データにされ、演算処理を施された画像信号データＤが出力される。演算回路１２ｂは、下位２ビットＣについての演算を行うものであるが、入力と出力が同一であるバッファ回路として説明する。

この演算回路１２ａは、入力画像信号データ１０ビット全てに対して演算処理することは可能であるが、本実施例１のように上位８ビットだけを用いても、出力結果を画像としてみたときの効果は変わらない。すなわち、２のべき乗であらわされる重み付けを行った場合、１０ビット（１０２４）に対し、下位２ビットの効果は（４）であり、上記演算式を考慮しても下位２ビットの効果は最大８にしかならないから、十分無視することが可能であることがわかる。

以上の説明により、入力画像信号データ１０ビット全てについて演算処理を行った場合と、上位８ビットだけについて演算処理を行った場合で、出力画像情報に対する効果は同程度であることがわかる。一方で入力画像信号データ１０ビット全てについて記憶回路、演算回路を設けた場合より、上位８ビットだけについて記憶回路、演算回路を設けた場合のほうが、回路規模を小さくすることができ、併せてコスト削減を図ることが可能となる。

なお、本実施例１では、演算回路として式１の例をあげて説明したが、本発明の効果は式１の例にとどまらず、上位ビット信号データの影響が大きい演算回路であれば、同様の効果が得られる。
＜実施例２＞

図２は、実施例２に適用される信号処理回路のブロック構成の一例を示した図である。信号処理回路２０の動作について説明する。同図に示すように、入力信号Ｊは、映像入力信号をＡ／Ｄ変換したデジタル画像信号データであり、１０ビットの重み付けされた画像信号線から構成される。これらの１０ビットの画像信号データＪは、ビット分割回路２１に供給され、このビット分割回路２１において後段の信号処理回路に応じてビットが分割される。実施例２の場合、重み付けの下位８ビットＫ（ＬＳＢ側）は、画像を蓄積する記憶回路２７及び演算回路２２ａに供給される。また、図示しない同期信号がこれら記憶回路２７及び演算回路２２ａ，２２ｂの制御のため供給されている。

演算回路２２ａには、画像信号データＪの重み付けの下位８ビットＫ及び、重み付けの下位８ビットＫが記憶回路２７により１ライン遅延された画像信号データが供給され、所定の演算処理が行われた後、その結果Ｎが出力される。

演算回路２２ａでは、供給された入力画像信号データの下位８ビットのデータと、記憶回路２７から供給される１画素前の画像信号データの下位８ビットのデータと、記憶回路２７から供給される２画素前の画像信号データの下位８ビットのデータとを加算し、その和を３で割った結果を出力Ｎとして出力する。
具体的には、以下の式で表される。
OUTPUT(x)=（INPUT(x)＋(INPUT(x-1)+INPUT(x-2))/3 式２
xは画素データの順番

この出力Ｎは、加算回路２４に供給され、また、画像信号データＪがビット分割回路１１により分割され上述の記憶回路２７及び演算回路２２ａに供給されない２ビットＬについても、演算回路２２ｂを経て加算回路２４に供給される。この加算回路２４にて再び１０ビットの画像信号データにされ、演算処理を施された画像信号データＭが出力される。演算回路２２ｂは、上位２ビットＬについての演算を行うものであるが、入力と出力が同一であるバッファ回路として説明する。

この演算回路２２ａでは、隣り合う画像の細かい変化を平滑化することが実現できるので、ノイズ削減の効果が実現でき、上位情報（上位２ビットのデータ）は演算処理を行わないため画像の大きな変化は維持することができる。

本実施例２では、入力画像信号データ上位２ビットは演算処理を行わず、下位８ビットのみ処理を行うことにより、平滑化においての画質改善を図ることができるほか、入力画像情報１０ビットすべてについて記憶回路、演算回路を設けた場合より、下位８ビットだけについて記憶回路、演算回路を設けた場合のほうが、回路規模を小さくすることができ、併せてコスト削減を図ることが可能となる。

なお、本実施例２では、演算回路として式２の例をあげて説明したが、本発明の効果は式２の例にとどまらず、下位ビット信号データの影響が大きい演算回路であれば、同様の効果が得られる。
＜実施例３＞

図３は、実施例３に適用される信号処理回路のブロック構成の一例を示した図である。信号処理回路３０の動作について説明する。同図に示すように、入力信号Ａは、映像入力信号をＡ／Ｄ変換したデジタル画像信号データであり、１０ビットの重み付けされた画像信号線から構成される。これらの１０ビットの画像信号データＡは、ビット分割回路１１に供給され、このビット分割回路１１において後段の信号処理回路に応じてビットが分割される。実施例３の場合、重み付けの上位８ビットＢ（ＭＳＢ側）は、画像を蓄積する記憶回路１３及び演算回路１２ａに供給される。また、図示しない同期信号がこれら記憶回路１３及び演算回路１２ａ，１２ｂの制御のため供給されている。

演算回路１２ａには、画像信号データＡの重み付けの上位８ビットＢ及び、重み付けの上位８ビットＢが記憶回路１３により１フィールド遅延された画像信号データが供給され、所定の演算処理が行われた後、その結果Ｅが出力される。

この演算回路１２ａでは、供給された入力画像信号データの上位８ビットのデータと、記憶回路１３から供給される１フィールド前の画像信号データの上位８ビットのデータとを比較し、その差分を２倍した値を入力画像信号データに加算して出力Ｅとして出力する。
具体的には、以下の式で表される。
OUTPUT(n)=INPUT(n)＋(INPUT(n)-INPUT(n-1)*2 式１
nはフレームの順番

この出力Ｅは、加算回路３４に供給され、また、画像信号データＡがビット分割回路１１により分割され上述の記憶回路１３及び演算回路１２ａに供給されない２ビットＣについては、演算回路１２ｂを経て遅延回路３９に供給される。この２ビットＣについて遅延回路３９では、画像信号データＡが演算回路１２ａにて演算処理される時間と、画像信号データＣが演算回路１２ｂにて演算処理される時間と、に生じる遅延時間に相当する時間を遅延させ出力Ｆとして出力する。

さらにＦは加算回路３４に供給される。この加算回路３４にて再び１０ビットの画像信号データにされ、演算処理を施された画像信号データＧが出力される。

上述の説明のように演算回路そのものは、実施例１と同じ処理を行っているものである。

上述の演算回路が複雑になる場合、演算処理による信号の遅延が発生する。このとき、それぞれの演算回路を通った信号どおしで時間的なずれが生じてしまい、映像情報が正しく出力されない。実施例３はこのような場合を想定したもので、それぞれの演算回路で演算時間が異なる場合に生じる遅延と同じ量の遅延を設けることで、出力信号の時間的なずれをなくそうとするものである。

なお、遅延回路を設けるのは、一方の経路の信号だけに遅延回路を設ける構成としてもよいし、両方の経路の信号を一旦バッファ等の保持回路に蓄積し、両方を同時に出力する構成としてもよい。結果としてそれぞれのデータの出力タイミングが同一になっていればよい。

なお、各実施例において、ビット分割回路は後段の演算回路に応じた固定の分割を行うものとして説明したが、外部より制御するよう構成してもよい。さらに、入力画像のレベルを検出することにより、入力画像のレベルに応じて適応的に分割するよう構成してもよい。

実施例１に適用される信号処理回路のブロック構成の一例を示した図である。 実施例２に適用される信号処理回路のブロック構成の一例を示した図である。 実施例３に適用される信号処理回路のブロック構成の一例を示した図である。 従来の信号処理回路のブロック構成の一例を示した図である。

符号の説明

１０，２０，３０ 信号処理回路
１１，２１ ビット分割回路
１２ａ，１２ｂ，２２ａ，２２ｂ 演算回路
１３，２７ 記憶回路
１４，２４，３４ 加算回路
３９ 遅延回路

Claims (2)

1. 所定のビット数の入力画像信号のデジタルデータを、前記入力画像信号の信号レベルに応じて適応的に上位ビットと下位ビットとに分けて出力する分割手段と、
   前記分割手段から出力された上位ビットのみの画像信号のデジタルデータについて、前記上位ビットのみの画像信号のデジタルデータと記憶回路に保存された１画面前の上位ビットのみの画像信号のデジタルデータを演算する上位ビット用演算手段と、
   前記上位ビット用演算手段で演算処理された結果と前記分割手段から出力された下位ビットのみの画像信号のデジタルデータを加算して出力する加算回路と、
   を備えることを特徴とする信号処理回路。
   
   
2. 前記上位ビット用演算手段は、前記上位ビットのみの画像信号のデジタルデータと、記憶回路に保存された１画面前の上位ビットのみの画像信号のデジタルデータとを比較し、その差分を２倍した値を前記記憶回路に保存されていない上位ビットのみの画像信号のデジタルデータに加算して出力することを特徴とする請求項１記載の信号処理回路。

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