JPWO2010098051A1

JPWO2010098051A1 - 高周波スイッチ回路

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Publication number: JPWO2010098051A1
Application number: JP2011501486A
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Inventors: 高橋　裕之; 裕之高橋
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Current assignee: NEC Corp
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Filing date: 2010-02-19
Publication date: 2012-08-30
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Abstract

本発明にかかるスイッチ回路は、高周波端子間で高周波信号の通過と遮断とを切り替える半導体スイッチブロック（210、220）を有する。半導体スイッチブロック（210、220）を構成する電界効果トランジスタ（FET）（31-36）に存在する寄生容量の比率を容量素子（51-62）の付加によって低減する。この容量素子（51-62）の付加により、スイッチブロック（210、220）がオフ状態で高周波信号が直流電位を中心に正負に時間変化した際に、いずれかの高周波端子から見たインピーダンスが、直流電位を中心に対称な変化を生じ、歪の低減が実現可能である。

Description

本発明は高周波信号の通過と遮断とを切り替えるための高周波スイッチ回路及びそれを実現するための半導体装置に関する。

従来、高周波信号の通過と遮断とを切り替えるための高周波スイッチ回路が知られている。高周波スイッチ回路の構成としては、ダイオードを使用したものや、電界効果トランジスタ（FET：field effect transistor）を用いたものが知られている。

図13は、FETを用いた従来の高周波スイッチ回路20の例を示す図である。この高周波スイッチ回路20は、SPDT（単極双投：single pole double through）型の高周波スイッチ回路である。高周波スイッチ回路20は、第1スイッチブロック21と、第2スイッチブロック22と、を備える。第1スイッチブロック21および第2スイッチブロック22は、高周波信号の通過と遮断とを切り替えるSPST（単極単投：single pole single through）型の構造である。

第1スイッチブロック21は、ドレインとソースとを隣接するFETで共有することによって直列接続された3つのFET 31〜33を備える。直列接続されたFET 31-33のユニットの一端は第1高周波端子1に接続され、他端は第2高周波端子2に接続されている。各FET 31-33のゲート端子は、抵抗素子41〜43を介して制御端子11に接続されている。

同様に、第2スイッチブロック22は、ドレインとソースとを隣接するFETで共有することによって直列接続された3つのFET 34〜36を備える。直列接続されたFET 34-36のユニットの一端は第1高周波端子1に接続され、他端は第3高周波端子3に接続されている。すなわち、第1スイッチブロック21と第2スイッチブロック22とは、第1高周波端子１を共有している。各FET34-36のゲート端子は、抵抗素子44〜46を介して制御端子12に接続されている。

このような構成からなる従来の高周波スイッチ回路20の動作を説明する。
図13の高周波スイッチ回路20において、第1スイッチブロック21の制御端子11と、第2スイッチブロック22の制御端子12と、にハイレベルまたはロウレベルの制御信号を入力する。これにより、第1スイッチブロック21と第2スイッチブロック22のオン／オフを制御する。
ここで、制御端子11と制御端子12とにハイレベルとロウレベルとの2値の制御信号を相補入力する。すると、第1高周波端子1から入力された高周波信号を第2高周波端子2または第3高周波端子3から出力させることができる。
または、第2高周波端子2と第3高周波端子3とから入力された高周波信号のうちいずれか一方を第1高周波端子1から出力させることができる。

図14は、高周波スイッチ回路20に使用されるスイッチ用FETのレイアウトの一例を示す図である。スイッチ用FETは、すなわち上記FET 31−36に対応するものである。
図14に示すように、FETは、導電性のチャネル141上に、ドレイン電極143、ソース電極144およびゲート電極142が形成された構成である。ゲート電極142には、スルーホール146を介して抵抗145が接続されている。この抵抗145は、上記抵抗素子41−46に対応するものである。

ここで、スイッチ用FETではゲート幅を大きくとることが必要になる一方、ゲート幅を大きくした分だけ寄生容量が大きくなり、スイッチ特性が劣化する。そこで、一般に、スイッチ用FETでは、寄生容量による特性悪化を避けるため、ミアンダ形状ゲートを用いてゲート電極142とドレイン143およびソース電極144とが交差しないように形成することが多い。すなわち、図14に示すように、ソース電極144とドレイン電極143とは、それぞれ櫛歯状に形成され、さらに、互いの電極が対向して組み合わさるように配置されている。そして、ゲート電極142は、ソース電極144とドレイン電極143との間においてミアンダ形状に配線されている。

高周波スイッチ回路に要求される特性としては、高周波信号が通過する際のロスや高周波端子間のアイソレーションに加え、非線形歪が少ないことが重要である。
図13に示した様な高周波スイッチ回路20における非線形歪は、スイッチ回路20を構成する各種素子の非線形性により決定される。
そして、1入力n出力のSPnT型や、n入力m出力のnPmT型のような多ポートスイッチでは、オン状態のパスに比較してオフ状態のパスが増加する。
したがって、この場合、オフ状態のパスが非線形歪の大きな発生源となる。そして、この非線形歪は、オフ状態におけるFETの寄生容量がこのFETに印加される高周波信号の電位によって大きく変化することで発生する。

非線形歪のうち、2次高調波歪（2f₀歪）や2次の相互変調歪（IMD2歪）の様な偶数次の非線形歪は、RF動作による正負バイアスが印加された際にスイッチを構成する半導体素子のインピーダンス値がバイアス変化に対して非対称な振る舞いを示す場合に生じる。すなわち、オフ状態のFETに正電位が印加された場合のインピーダンスと負電位が印加されたときのインピーダンスとが非対称に変化すると、偶数次の非線形歪が生じる。

図15は、オフ状態のFETにおいて、ゲート・ソース間容量（Cgs）とゲート・ドレイン間容量（Cgd）のバイアス依存性の一例を示す図である。
直流電位を中心にして正負にバイアスが振られるとゲート・ソース間容量Cgsとゲート・ドレイン間容量Cgdとが変動する。すなわち、高周波端子から入力された高周波信号がその直流電位を基準に正方向および負方向に変化すると、ゲート・ソース間容量（Cgs）およびゲート・ドレイン間容量（Cgd）も変動することを示す。
ここで、FETの製造には露光の目合わせズレなど製品のばらつきや誤差を生じさせる要因がある。そして、製品にばらつきや誤差があると、ゲート・ソース間容量Cgsとゲート・ドレイン間容量Cgdとが直流電位で交差しない特性を示すことがあり得る。
このような場合、FET全体の容量特性はバイアス変化に対して非対称性をもち、偶数次歪が発生することになってしまう。

ここで、スイッチ用FETでは、一般に大きなゲート幅を持っている場合が多く、ゲートに接続される抵抗も、一般に数kΩ〜数百kΩと高い抵抗値を持っている。
図14に示したようにミアンダ型電界効果トランジスタを採用することによって寄生容量を小さくするようにはしているが、この様な大きなゲート幅や大きな抵抗値は、レイアウト上それらの素子の占める面積の増大を引き起こし、それらの素子に起因する寄生素子、特に対地容量の増大を引き起こす。
このようなFETと基板裏面との間の寄生容量(対地寄生容量と呼ぶ)は特性に大きく影響を与える。

図16は、図13の従来の高周波スイッチ回路20において、第1スイッチブロック21を取り出し、寄生容量81〜83を明示した回路図である。
さらに、ここでは、高周波を通過させるとともに直流電位を遮断する容量素子91と、終端の負荷抵抗92とを追加して示している。
各ＦＥＴ（31〜33）には、ゲート端子に接続される寄生容量81〜83が存在する。
実際には、ドレイン端子・ソース端子に接続される寄生容量も存在しているが特性への影響は非常に限定的であるため、ここでの記載は省略する。

また、図17は、図16のスイッチ回路がオフ状態の場合の等価回路を示す図である。
この等価回路において、FET 31は、ゲート・ドレイン間の容量（Cgd）101と、ゲート・ソース間の容量（Cgs）102と、ドレイン・ソース間の容量（Cds）111と、で置き換えられる。FET 32は、ゲート・ドレイン間の容量（Cgd）103と、ゲート・ソース間の容量（Cgs）104と、ドレイン・ソース間の容量（Cds）112と、で置き換えられる。FET 33は、ゲート・ドレイン間の容量（Cgd）105と、ゲート・ソース間の容量（Cgs）106と、ドレイン・ソース間の容量（Cds）113と、で置き換えられる。

ここで、対地寄生容量である容量81、82、83はゲート端子とGND間に接続されているが、各ゲート端子とGND間のパスに存在する容量より十分に小さい容量である。
例えば、容量81が接続されているゲート端子からGNDまでの経路には容量102、103、104、105、106、112、113、91等が存在するが、これらは、容量81と比較して十分に大きい容量である。そのため、容量81は近似的には容量102と並列と考えることが可能である。これは寄生容量82、83についても同様である。この近似による等価回路を図18に示す。

従来のスイッチ回路20における偶数次歪を考えた場合、偶数次歪は、入力信号の一周期中における正負バイアスに対するインピーダンスの対称性が大きく影響する。
特に、ゲート・ドレイン間の容量（Cgd）およびゲート・ソース間の容量（Cgs）101〜106はバイアス依存を持っており、非線形に値が変化する。
そのうえ、寄生容量81〜83が存在することは、インピーダンスの対称性を悪化させ、歪も悪化させることにつながる。

ここで、偶数次歪を低減する手段としては、特許文献1から特許文献12に開示される方法が知られている。

特開2005-341595公報特開2006-042138公報特開2005-323030公報特開2000-223902公報特開2005-065060公報特開2005-072993公報特開2005-086420公報特開2006-211265公報特開2007-073815公報特開2006-237450公報特開2007-27563公報特開2008-011320公報特開2002-118123公報

特許文献1では、並列なパスを利用して歪成分の位相を逆転させることによりキャンセルを行なう手法を開示している。
しかしながらこの手法では、追加される回路が大きく、入力信号と近い周波数の歪信号の除去には使用できないなど、制御性と面積の点から実用性が低い。

特許文献2では、反射信号によって特定周波数の信号だけを弱めることを利用する手法を開示している。
この手法は、特定の周波数を減衰させるには有効であるが、複数の周波数に対しては適用できない。
歪は複数の周波数で発生するため、歪対策には特許文献2の方法は有効ではない。
さらに、特許文献2の方法は、複数の伝送線路（配線）を作成する必要があるため、面積オーバーヘッドの都合上実用的ではない。

特許文献3では、電位を安定させることによって歪を低減する回路を開示している。
電位の安定によってスイッチの動作が安定するのは事実である。
しかし、特許文献3の方法は容量の非対称性を改善するものではない。
したがって、偶数次歪の改善という点では実際にはほとんど効果が得られない。

特許文献4から特許文献9に開示された構成によれば、ハンドリングパワーの向上によって高パワーにおける歪の劣化を抑制できる。
しかし、これらの構成では、通常動作領域での歪レベルを改善する効果は得られない。
また、これらの構成では、非対称要素を追加する構成のため、インピーダンスについてはむしろ歪悪化を引き起こしていた。

また、特許文献1から特許文献9には、対地寄生容量に関しての記載がなく、対地寄生容量の影響による特性劣化を防ぐことはできない。

一方、特許文献10から特許文献12では、対地寄生容量の対策について言及している。
特許文献10は、裏面に絶縁体を配置することによって裏面への容量を減らすことを開示している。この方法によれば、表面と裏面との間の距離を離すことにより、その間の容量を低減させることができる。そのため、方法としては一番単純な方法である。しかし、通常、裏面の大きさに比べて、表面に配置されるFETのサイズは数10μm角から100μm角程度と極微小である（例えば特許文献13にFETのサイズについて例示されている）。そのため、電気力線は表面側で集中し、容量値は表面部分でほとんど決定される。表面と裏面との間の容量を考える上では、平行平板近似は成立せず、基板厚を増加させることによる容量低減は限定的なものにしかならない。

特許文献11では、電気力線が表面で集中するのを防ぐために、裏面やサイドゲート端子に正バイアスを印加する手法を開示している。
この方法によって対地寄生容量を小さくする効果はあるが、追加の電極や電源、すなわち、電源回路の変更が必要であるという問題がある。

特許文献12では、FET列の一部のゲート幅Wgを増やすという手段を開示している。
しかし、この手法では、2つの点で問題がある。
一つの問題としては、ゲート幅Wgの増加が対地寄生容量の増加も引き起こし、結果的に歪が改善しない点である。
もう一つの問題は、一部のFETの容量を増加させることは、容量増を行わないFETへの入力振幅の増加を引き起こし、回路全体としての歪は変わらないか、あるいは悪化を引き起こす可能性もある点である。

本発明の目的は、前記の従来の手法と別の手段を用いて、非線形歪を改善することができる高周波スイッチ回路を提供することにある。特に、オフ状態のスイッチブロックからの偶数次の歪を低減することができる高周波スイッチ回路を提供することを目的とする。

本発明では、前記の問題を解決するために、歪の原因である寄生容量の比率の低減を行う。
具体的には、他の手段の様に寄生容量そのものの低減ではなく、全体容量に占める寄生容量の割合を減少させる。
すなわち、本発明のスイッチ回路は、第1高周波端子と第2高周波端子とを結ぶ高周波信号の通過経路を印加された制御信号に応じてオン・オフする機能を有する半導体スイッチブロックを備え、第1高周波端子または第2高周波端子から入力された前記高周波信号の電位が直流電位を中心に正負に時間変化した際に、その正負に変化した電位において、いずれかの高周波端子から見た前記半導体スイッチブロックのインピーダンスが直流電位を中心に対称な変化を生じるようにこの半導体スイッチブロック中の容量を増加させる付加容量を付加し、半導体スイッチブロックが有する寄生容量の比率を低減させたことを特徴とする。
歪の発生量は、全体の容量に寄生容量が占める割合で決定するため、寄生容量の低減でなく全体容量の増加でも同様の効果が得られる。
実際の方策として、FETのゲート・ドレイン間とゲート・ソース間とに容量素子を追加する。
このような容量の付加方法として、MIM（金属−絶縁膜−金属)容量の付加や、ゲート形状を変化させることによってゲート・ドレイン間容量Cgdやゲート・ソース間容量Cgsを増加させる構造をとった容量の使用がある。
注意すべき点として、全体容量の増加の際に、非対称性の原因である対地寄生容量の増加を引き起こさない、あるいは引き起こしても全体に対する寄生容量の比率が低減する形状にしなくてはいけない。

本発明によれば、非対称性の原因である、ＦＥＴのゲート電極に存在する寄生容量を、容量の付加により全体容量を引き上げ、寄生容量の比率を低減することができ、オフ状態のＦＥＴの歪を低減することができる。

本発明に係る高周波スイッチ回路の第1実施形態を示す回路図。第1実施形態の高周波スイッチ回路の第1スイッチブロックを取り出し、オフ状態の場合における寄生容量を明示した等価回路図。第1実施形態において、FETがオフ状態の際、ゲート・ソース間容量（Cgs）とゲート・ドレイン間容量（Cgd）のバイアス依存性の一例を示す図。第2実施形態において、高周波スイッチ回路の第1スイッチブロックを取り出し、対地寄生容量を明示した等価回路図。比較例として、ゲート電極の寄生容量を補償する容量差の追加のみで偶数次歪の低減を図ることを試みた場合の回路例を示す図。本発明の第１実施形態および第２実施形態の効果を実証するための実験結果を示す図。第3実施形態において、付加容量を備えたFETを実際に実現する場合のレイアウト図。第4実施形態において、付加容量を備えたFETを実際に実現する場合のレイアウト図。第5実施形態において、付加容量を備えたFETを実際に実現する場合のレイアウト図。付加FET 151のゲート電極152を拡大した図であり、図9の符号153で示される部分の拡大図。ゲート・ドレイン間容量Ｃｇｄおよびゲート・ソース間容量Ｃｇｓを大きくするための変形例を示す図。変形例1において、第1スイッチブロックに第1実施形態を適用し、第2スイッチブロックは従来の構成を適用したスイッチ回路を示す図。背景技術の説明において、FETを用いた従来の高周波スイッチ回路を示す図。高周波スイッチ回路に使用されるスイッチ用FETの従来のレイアウトの一例を示す図。背景技術において、FETがオフ状態の際、ゲート・ソース間容量（Cgs）とゲート・ドレイン間容量（Cgd）のバイアス依存性の一例を示す図。図13の従来の高周波スイッチ回路において、第1スイッチブロックを取り出し、寄生容量を明示した回路図。図16のスイッチ回路がオフ状態の場合の等価回路図。図17の容量81を近似的に容量102と並列とみなした場合の等価回路を示す図。

本発明の実施の形態について図面を参照しつつ説明する。
なお、スイッチに使用されるFETにおいてはドレイン端子とソース端子とは同一の構造をしている場合が多く、両端子を区別しない場合が多いが、以下の実施形態の構成を説明するにあたっては、接続関係を明確にするために、ドレイン端子とソース端子とを便宜上区別して説明する。
SPDT（単極双投：single pole double through）スイッチの場合、共有された第1高周波端子1側の端子をドレイン端子とし、第2高周波端子2もしくは第3高周波端子3側の端子をソース端子とする。
同様に、SPST（単極単投：single pole single through）の場合、第1高周波端子1側の端子をドレイン端子、第2高周波端子2側の端子をソース端子と定義する。
他の構造のスイッチに関してはそれぞれの項目で説明する。

（第1実施形態）
図1は、本発明に係る高周波スイッチ回路の第1実施形態を示す回路図である。
なお、以下の説明において、背景技術に示した要素と同一の要素には同じ符号を付してその説明を適宜省略する。
第1実施形態は、SPDT型の高周波スイッチ回路に本発明を適用した例である。
図1に示すように、第1実施形態の高周波スイッチ回路200は、高周波端子1と高周波端子2との間で高周波信号の通過と遮断とを切り替える第1スイッチブロック210と、高周波端子1と高周波端子3と間の高周波信号を通過または遮断する第2スイッチブロック220と、を有する。
第1スイッチブロック210と第2スイッチブロック220は、第1高周波端子1を共有している。

第1スイッチブロック210は、直列接続されたFET 31、32、33と、FET31-33のゲート端子と制御端子11との間にそれぞれ設けられた抵抗素子41、42、43と、FET 31-33のゲート・ドレイン端子間とゲート・ソース端子間とにそれぞれ設けられた付加容量51、52、53、54、55、56と、を備える。

第2スイッチブロック220は、直列接続されたFET 34、35、36と、FET 34、35、36のゲート端子と制御端子12との間にそれぞれ設けられた抵抗素子44、45、46と、FET 34、35、36のゲート・ドレイン端子間とゲート・ソース端子間とにそれぞれ設けられた付加容量57、58、59、60、61、62と、を備える。

ここで、付加容量51〜62において、同じゲートに接続されているもの同士は等しい容量値を持つ。
例えば、付加容量51はFET 31のゲート・ドレイン間に設けられ、付加容量52はFET 31のゲート・ソース間に設けられているところ、付加容量51と付加容量52とは同じFET 31のゲートに接続されていることになる。したがって、付加容量51と付加容量52とは等しい容量値にする必要がある。同じように、付加容量53と付加容量54とは同じFET 32のゲートに接続されているので等しい容量値にする必要がある。
他の付加容量55〜62についても同様である。
これに対し、例えば付加容量51と付加容量53とのように同一のFETのゲートに接続されない付加容量に関しては、等しい容量値にすることは必ずしも必要ではない。

ただし、同一のFETのゲートに接続されない付加容量（例えば付加容量51と付加容量53との関係）についても等しい容量値にした方が発明の効果を最大限に得るためには望ましい。

次に、第1実施形態の高周波スイッチ回路200の作用効果について説明する。
図2は、第1実施形態の高周波スイッチ回路の第1スイッチブロック210を取り出し、オフ状態の場合における寄生容量を明示した等価回路図である。
本実施形態では、付加容量51〜付加容量56を付加しているところ、これら付加容量51〜56がFET 31〜32のゲート・ソース間容量101、103、105およびゲート・ドレイン間容量102、104、106と並列に設けられていることになる。そして、付加容量51〜56とFET 31〜32の寄生容量101〜106とを合成して考えると、あたかもFET31〜32のゲート・ソース間容量およびゲート・ドレイン間容量が大きくなったように見なせる。

このようにFET 31〜32のゲート・ソース間容量およびゲート・ドレイン間容量が大きくなることにより、寄生容量81〜83の相対的な比率が小さくなる。
これにより、寄生容量81〜83による影響が小さくなり、寄生容量81〜83に起因する非対称性を改善し、偶数次歪を低減させることができる。

また、各FET 31〜32に対しゲート・ドレイン端子間とゲート・ソース端子間とに同じ容量値の付加容量51〜56を付加したことにより、FET自身がもっているゲート・ソース間容量Cgsとゲート・ドレイン間容量Cgdとの間のズレ分の比率を小さくすることができる。
これにより、FET 31〜32のゲート・ソース間容量Cgsとゲート・ドレイン間容量Cgdがバイアス依存で非線形に変動する比率も低減させることができる。
この関係を図3に示す。
この結果、偶数次歪のみでなく奇数時歪も低減させることができる。

（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は第1実施形態と同様であるが、第2実施形態では付加容量の容量値の設定に特徴を有する。
第2実施形態では、第1高周波端子側に配設される付加容量の容量値を第2高周波端子側に配置される付加容量よりもFETのゲート電極に存在する寄生容量の分だけ大きくする。

具体的に説明する。
図4は、第2実施形態において、高周波スイッチ回路の第1スイッチブロック310を取り出し、対地寄生容量を明示した等価回路である。
第2実施形態において、FET 31-33のゲート・ドレイン端子間とゲート・ソース端子間とにそれぞれ付加容量71、72、73、74、75、76が設けられている。
ここで、FET 31のゲート・ドレイン端子間とゲート・ソース端子間とにそれぞれ設けられた付加容量71、72の容量値をCadd_gdとCadd_gsとで表わす。すなわち、FET 31からみて第1高周波端子側に配設された付加容量71の容量値をCadd_gdとする。また、FET 31からみて第2高周波端子側に配設された付加容量72の容量値をCadd_gsとする。

また、FET 31のゲート電極に存在する寄生容量（容量81）の容量値をCpとする。
このとき、ゲート・ソース端子間の付加容量72の容量値Cadd_gsよりもゲート・ドレイン端子間の付加容量71の容量値Cadd_gdをゲート電極に存在する寄生容量（容量81）の容量値Cpの分だけ大きくする。
すなわち、次の関係にする。

Cadd_gd=Cadd_gs+Cp

すなわち、付加容量71は、付加容量72よりも寄生容量81の容量値（Cp）だけ大きい容量値にする。
付加容量73は、付加容量74よりも寄生容量82の容量値（Cp）だけ大きい容量値にする。
付加容量75は、付加容量76よりも寄生容量83の容量値（Cp）だけ大きい容量値にする。

なお、同じ関係にある付加容量、例えば付加容量71と付加容量73に関しては、その容量値についての設計上の制約はない。
ただし、同じ関係にある付加容量については、等しい容量値にしたほうが本発明の効果を最大限に得るためには望ましい。
例えば、付加容量71と付加容量73と付加容量75とは同じ容量値にすることが好ましい。
また、付加容量72と付加容量74と付加容量76とは同じ容量値にすることが好ましい。

次に、第2実施形態の作用効果について説明する。
各FET 31−33には対地寄生容量81、82、83の分だけ非対称性があるところ、付加容量71〜76の容量差によってこれを補償している。
すなわち、FET 31についてみると、ゲート・ソース間の合成容量（容量101と付加容量71との和）は、ゲート・ドレイン間の合成容量（容量102と付加容量72と寄生容量81との和）に等しい設計となっている。
このような設計にすることによってインピーダンスの非対称性を改善し、偶数歪を低減させることができる。

ここで、単純に考えると、ゲート電極の寄生容量81〜83を補償する容量差の追加のみで偶数次歪の低減を図ることができるようにも思える。
この場合、図5に示す回路例になる。
図5中において第1高周波端子とゲート電極間に付加した容量301〜306がゲート電極の寄生容量と平衡に設計されている。
しかしながら、実デバイスにおいては、微小容量の制御は困難であるいう問題がある。すなわち、容量制御可能なレベルの下限が存在する。そのため、寄生容量81〜83を補償して偶数次歪の低減を十分に図ることは、図5のような容量差の追加のみでは困難である。

本第2実施形態では、寄生容量81〜83の補償分だけを追加するのではなく、ゲート・ソース間とゲート・ドレイン間に付加容量（71〜76）を追加し、これら付加容量（71〜76）の容量値設計によって更なる偶数次歪の低減を図るものである。
これにより、寄生容量81〜83の比率が小さくなることに加え、さらに、実デバイスでも十分な制御可能な大きさの付加容量（71〜76）によって寄生容量81〜83を補償する容量設計を行っている。
これにより、現実的であり、かつ、高度に精密な歪低減を実現できるという画期的な効果を奏する。

（実験例1）
図6は、本発明の第１実施形態および第２実施形態の効果を実証するための実験結果である。
図6は、従来技術（図13に示した回路構成）、第1実施形態、図5の場合、および、第2実施形態の各回路において実際に偶数次歪を測定した結果を示す図である。
対策の無いもの（従来技術）より、第1実施形態では15dBの改善があり、更に第2実施形態では30dBの改善があることが示された。

なお、上記第1実施形態および第2実施形態に示したように、本発明ではスイッチブロックが直列接続のFETで構成されている場合、この直列に接続されたFET列の全てに対して付加容量を設ける必要がある。
ここで、特許文献12にはFET列うち一番端のFETのゲート電極の幅Wgを増加させてFETのゲート・ソース間およびゲート・ドレイン間の容量値を増やす方法を提示している。
しかし、このような方法は有効ではない。

例えば、３つのFETからなるFET列を仮定する。
また、FET列のうちの一つである第1FETのゲート電極幅Wgを対地寄生容量の増加なしに2倍に増やすことができたと仮定する。
従来の構成では、入力振幅は全てのFETに均一（1／3）にかかっていた。
それに対し、ゲート電極幅Wgの増加によるインピーダンスの変化により、入力振幅は第１ＦＥＴに１／５かかり、第２および第３のＦＥＴには２／５ずつかかることになる。
ここでさらに、発生する偶数次歪はＦＥＴにかかる振幅に比例すると仮定する。すると、第１ＦＥＴからの偶数次歪は従来の０．３倍となる。しかしその一方、第２および第３のＦＥＴからの偶数次歪は１．２倍となってしまう。すると、全体としては、従来構成に比べて０．９倍の偶数次歪が発生することとなる。

ただし、上記の仮定にはそもそも不可能な理想状態を考えており、実際には、ＦＥＴから出るひずみは振幅増により非線形に増加する。
さらに、ゲート電極の幅Wgを増加させた際に対地寄生容量の増加を０とすることは根本的に不可能である。

これに対し、本発明の実施形態では、全てのＦＥＴの容量を倍にした場合を仮定すると、全体のインピーダンスは変わるものの、ＦＥＴ間の振幅分配はそのままであり、トータルとして偶数次歪は理想的には従来の０．５倍となる。
実際には非線形性の影響等もあり、従来の０．６倍程度となるが、それでも有効に偶数次歪改善が実現できることが分かる。

（第3実施形態）
次に、第3実施形態として、本発明のスイッチ回路を実現するための具体的なレイアウトについて説明する。
なお、スイッチ回路の構成においては、ドレイン端子とソース端子はほぼ対称であるため、レイアウト図の説明においては、便宜上、図の左側をソース端子とし、右側をドレイン端子とする。

図7は、付加容量（51〜62または71〜76）を備えたFET 31〜36を実際に実現する場合のレイアウト図である。
図7において、ミアンダ型電界効果トランジスタが構成されており、すなわち、導電性チャネル141上に、ドレイン電極143、ソース電極144およびゲート電極142が形成されている。
ゲート電極142には、スルーホール146を介して抵抗145が接続されている。抵抗145は、図1における抵抗41〜46に対応する。
ここで、ゲート電極142は、スルーホール147を介して付加容量となる容量素子148に接続されている。
この容量素子148は、ゲート電極142とソース電極144との間、および、ゲート電極142とドレイン電極143との間に容量を付加する構成である。すなわち、付加容量148は、ゲート電極に繋がった金属板400と、ソース電極144につながった金属板401と、ドレイン電極143につながった金属板402と、を有している。そして、金属板400との間に絶縁層を介在した状態で金属板401と金属板402とが金属板400に対向配置されている。このような構成により、付加容量（51〜62または71〜76）を備えたFET31〜36を実現することができる。

なお、図7では、付加容量をゲート端子の末端に配置した例を示したが、付加容量の配置場所に関しては設計事項であり、適宜選択可能である。
例えば、抵抗145に近いスルーホール146の近辺に付加容量を配置してもよく、FETを分割して真ん中に付加容量を配置しても良い。

（第4実施形態）
次に第4実施形態について説明する。
図8は、付加容量（51〜62または71〜76）を備えたFET31〜36を実際に実現する場合のレイアウト図である。
第4実施形態では、ゲート電極142がスルーホール147を介して付加容量としての容量素子149に接続されている。
この容量素子149は、ゲート電極142とソース電極144との間、および、ゲート電極142とドレイン電極143との間に容量を付加する構成である。
容量素子149は、配線金属や他の金属を利用して作成したもので、一般にはインターデジタルキャパシタと呼ばれるものである。
図8では、それぞれの金属が１本ずつの場合の単純化した場合であるが、実際の一般に利用されるインターデジタルキャパシタの様に、多数の金属線を交互に配置しても良い。
この図では、容量素子はゲート端子の末端に配置されているが、配置場所に関しては設計項目であるため、抵抗145に近いスルーホール146の近辺に配置してもよく、ＦＥＴを分割して真ん中に配置しても良い。

（第5実施形態）
次に第5実施形態について説明する。
図9は、付加容量（51〜62または71〜76）を備えたFET31〜36を実際に実現する場合のレイアウト図である。
第5実施形態では、付加容量を追加FETによって構成する点に特徴を有する。

すなわち、スイッチとしてのFET部分は、ミアンダ型電界効果トランジスタである。
そして、ゲート電極の一方はスルーホール146を介して抵抗145に接続されている。
ここで、図9では、スイッチ用FET 150の構成に加えて、容量を付加するための付加FET 151がある。
付加FET 151は、スイッチ用FET 150と同様にミアンダ型電界効果トランジスタの構造であり、スイッチ用FET 150と連続して設けられている。すなわち、スイッチ用FET 150のゲート電極142は付加FET 151のゲート端子152に連続している。スイッチ用FET 151のドレイン電極143およびソース電極144はそれぞれ延長され、付加FET 151のドレイン電極およびソース電極として連続している。

ただし、付加FET 151のゲート電極152は、スイッチ用FET 150に比べて、ゲート・ドレイン間容量Cgdおよびゲート・ソース間容量Cgsを大きくする構造になっている。

図10は、付加FET 151のゲート電極152を拡大した図であり、図9の符号153で示される部分の拡大図に相当する。
図10に示すように、付加FET 151のゲート電極152は、ドレイン電極143およびソース端子144に向けて複数の突起を有する。これにより、ゲート電極152の周囲長が長くなる。すると、ゲート・ドレイン間の容量Cgdとゲート・ソース間の容量Cgsとを大きくすることができる。
このとき、対地寄生容量も増加するが、ゲート電極152に突起を設けたことによりソース電極144およびドレイン電極143に対向するゲート電極152の面積がより大きく増加するため、ゲート・ドレイン間の容量Cgdおよびゲート・ソース間の容量Cgsの増加分は対地寄生容量の増加よりも大きくなる。

また、図11は、ゲート・ドレイン間容量Ｃｇｄおよびゲート・ソース間容量Ｃｇｓを大きくするための変形例である。この図11では、対向するソース電極144とドレイン電極143との間において付加FET 151のゲート電極152を蛇行させている。
これにより、ソース電極144およびドレイン電極143に対向するゲート電極152の面積がより大きく増加する。

このような構成により、付加容量（51〜62または71〜76）を備えたFET31〜36を実現することができる。

なお、本発明においては、付加容量51〜62の追加方法として、本発明の原理から、単純なゲート幅Wgの増加による容量増加の利用はできない。
前記の様に非対称性の原因である対地寄生容量は、表面側のFETの面積に比例して増加する。
そのため、ゲート幅Wgの増加は、付加容量51〜62を増加させる一方で、それと同時に対地寄生容量81〜83も増加させることになってしまう。
したがって、単純なゲート幅Wgの増大では、寄生容量（81〜83）の比率を低減する、または寄生容量の差を補償するという本発明の構成を実現することはできない。
この点、上記第3実施形態から第5実施形態によれば、対地寄生容量81〜83の増加を招くこと無しに、付加容量を設けることができるという効果を奏する。

（変形例１）
スイッチブロックが２つ以上存在するスイッチ回路において、各スイッチブロックに対して異なる仕様・要求が存在する場合には、全てのスイッチブロックを同一構成にする必要性は必ずしもなく、その一部のスイッチブロックに対して本発明を適用してもよいことはもちろんである。
たとえば、第1スイッチブロックに前記第1実施形態または第2実施形態の構成を適用し、第2スイッチブロックは従来の構成を適用したスイッチ回路であってもよい。

図12は、第1スイッチブロック210に前記第1実施形態を適用し、第2スイッチブロック22は従来の構成を適用したスイッチ回路である。
例えば、単純な送受信のための切り替えスイッチ回路として、図12に示す構成を用いたとする。そして、送信回路を第3高周波端子3に接続し、受信回路を第2高周波端子2に接続し、アンテナを第1高周波端子1に接続して使用するとする。この場合、歪が問題となる送信時には、第1スイッチブロック210がオフ状態となり、第2スイッチブロック22がオン状態となるが、第1高周波端子1と第2高周波端子2と間は低インピーダンスとなる。この状態で、オフ状態となっている第1スイッチブロック210は、第１実施形態にて説明した様に偶数次歪の低減の効果を奏する。

一方、受信時には、第2スイッチブロックがオフ状態となり、第1スイッチブロックがオン状態となる。
このとき、スイッチ回路500自体の歪の低減効果はないが、元々受信時にはパワーが低いため歪は問題とならない。

以上のように、本発明ではオフ状態のスイッチブロックから生じる偶数次歪を低減できるため、高周波信号が直流電位を中心に正負に時間変化した際に、アンテナ端子等のパワーの高い信号が通過する高周波端子から見たインピーダンスが直流電位を中心に対称な変化を生じるように第1実施形態または第2実施形態を適用する。

また、第１実施形態と第２実施形態とを併用してもよいことはもちろんである。

なお、本発明は上記実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加えうることはもちろんである。
第１および第２の実施の形態では、例としてSPDTを用いたが、本発明の構成はSPDTに限定されることは無く、nポートとmポートの入出力を切り替えるnPmTスイッチにおいても利用可能である。
また、例としては直列接続されたFETの個数が3個の場合を示したが、これに限定されること無く、FET個数が2個以下や4個以上においても利用可能である。
また、第1実施形態または第2実施形態に対し、本発明の効果を阻害しない限度において他の要素を加えてもよいことはもちろんであり、例えば特許文献10，11などの手法と併用することも可能である。

付加容量をFETに付加する構成は、上記実施形態に限定されるものではなく、例示以外の構成でも同様の効果を得ることはもちろん可能である。
また、第3実施形態、第4実施形態および第5実施形態の手法を併用して、スイッチ回路中のＦＥＴに付加容量を付加してもよい。

この出願は、２００９年２月２５日に出願された日本出願特願２００９−０４１９０３を基礎とする優先権を主張し、その開示の全てをここに取り込む。

1、2、3…高周波端子、11、12…制御端子、21、22、210、220…SPSTスイッチブロック、31、32、33、34、35、36…電界効果トランジスタ、41、42、43、44、45、46…抵抗素子、51〜62、71〜76…容量素子、81、82、83…対地寄生容量、91…直流遮断用容量素子、92…終端抵抗、101、102、103、104、105、106…ゲート・ソース間容量、ゲート・ドレイン間容量(Ｃｇｄ，Ｃｇｓ)、111、112、113…ドレイン・ソース間容量(Cds)、141…チャネル部分、142…ゲート金属、143、144…ドレイン電極もしくはソース電極、145…抵抗素子、146、147…スルーホール等、148、149…容量素子、151…容量追加用電界効果トランジスタ、152…ゲート電極、200…高周波スイッチ回路。

Claims

第1高周波端子と第2高周波端子とを結ぶ高周波信号の通過経路を印加された制御信号に応じてオン・オフする機能を有する半導体スイッチブロックを備え、
第1高周波端子または第2高周波端子から入力された前記高周波信号の電位が直流電位を中心に正負に時間変化した際に、その正負に変化した電位において、いずれかの高周波端子から見た前記半導体スイッチブロックのインピーダンスが直流電位を中心に対称な変化を生じるようにこの半導体スイッチブロック中の容量を増加させる付加容量を付加し、半導体スイッチブロックが有する寄生容量の比率を低減させた
ことを特徴とするスイッチ回路。
請求項１に記載のスイッチ回路において、
前記半導体スイッチブロックは、ドレイン端子とソース端子とを相互に直列接続したｎ個（ｎ≧２）の電界効果トランジスタからなり、
前記第１高周波端子に第１番目の前記電界効果トランジスタのドレイン端子が接続され、前記第２高周波端子に第ｎ番目の前記電界効果トランジスタのソース端子が接続され、
電界効果トランジスタの各々のゲート端子と制御信号端子との間に、抵抗素子、インダクタ素子、または、抵抗素子とインダクタ素子との並列接続もしくは直列接続による回路を接続した
ことを特徴とするスイッチ回路。
請求項２のスイッチ回路において、
前記半導体スイッチブロックは、入力された高周波信号の電位が直流電位を中心に正負に時間変化した際に、その正負に変化した電位において、いずれかの高周波端子から見たインピーダンスが、直流電位を中心に対称な変化を生じるように、スイッチ回路を構成する電界効果トランジスタのゲート端子に存在する寄生容量の比率を低減するために、スイッチ回路中の容量を増加させた
ことを特徴とするスイッチ回路。
請求項３に記載のスイッチ回路において、
前記スイッチ回路中の容量とは、電界効果トランジスタがオフ状態のときのゲート・ドレイン間容量とゲート・ソース間容量との両者である
ことを特徴とするスイッチ回路。
請求項３に記載のスイッチ回路において、
前記スイッチ回路中の容量とは、電界効果トランジスタのゲート・ドレイン間とゲート・ソース間とにそれぞれ接続された容量の両者である
ことを特徴とするスイッチ回路。
請求項４または請求項５に記載のスイッチ回路において、
電界効果トランジスタのゲート・ドレイン端子間の容量の容量値と該端子間に接続された付加容量の容量値と和をＣｇｄとし、
電界効果トランジスタのゲート・ソース端子間の容量の容量値と該端子間に接続された付加容量の容量値との和をＣｇｓとした場合に、
ＣｇｄとＣｇｓとが等しい
ことを特徴とするスイッチ回路。
請求項６に記載のスイッチ回路において、
一の前記半導体スイッチブロックを構成する全ての電界効果トランジスタについて、ＣｇｄとＣｇｓとが等しい値である
ことを特徴とするスイッチ回路。
請求項４または請求項５に記載のスイッチ回路において、
電界効果トランジスタのゲート・ドレイン端子間の容量の容量値と該端子間に接続された付加容量の容量値と和をＣｇｄとし、
電界効果トランジスタのゲート・ソース端子間の容量の容量値と該端子間に接続された付加容量の容量値との和をＣｇｓとした場合に、
Ｃｇｄは、Ｃｇｓに電界効果トランジスタの対地寄生容量の容量値を加えた値に等しい
ことを特徴とするスイッチ回路。
請求項１から請求項８のいずれかに記載のスイッチ回路を構成する半導体装置であって、
半導体スイッチブロック中の容量を増加させる付加容量は、２つ以上の金属配線間の容量を利用して作成されている
ことを特徴とする半導体装置。
請求項１から請求項８のいずれかに記載のスイッチ回路を構成する半導体装置であって、
半導体スイッチブロック中の容量を増加させる付加容量は、ゲート電極の追加によるもので、同一長さの通常のゲート幅の増加と比較して、寄生容量の増加の比率が小さい
ことを特徴とする半導体装置。
請求項１０に記載の半導体装置において、
前記半導体装置のゲート端部の形状を変化させることによって単位ゲート幅あたりの周囲長を長くし、同一長さの通常のゲート幅の増加と比較して半導体装置中に存在する容量の増加を増やすとともに寄生容量の増加の比率を小さくした
ことを特徴とする半導体装置。
第1高周波端子と第2高周波端子とを結ぶ高周波信号の通過経路を印加された制御信号に応じてオン・オフする機能を有する半導体スイッチブロックを備えるスイッチ回路の歪み低減方法であって、
第1高周波端子または第2高周波端子から入力された前記高周波信号の電位が直流電位を中心に正負に時間変化した際に、その正負に変化した電位において、いずれかの高周波端子から見た前記半導体スイッチブロックのインピーダンスが直流電位を中心に対称な変化を生じるようにこの半導体スイッチブロック中の容量を増加させる付加容量を付加し、半導体スイッチブロックが有する寄生容量の比率を低減させた
ことを特徴とするスイッチ回路の歪み低減方法。