JPWO2009104531A1 - 成膜方法 - Google Patents

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Abstract

ゲート絶縁膜の電気的特性の劣化を抑えつつ、その表面被覆率を向上させる成膜方法。当該方法は、有機シラン化合物と酸化ガスとを含む混合ガスを真空槽(11)に供給すること、高周波電力を間欠的に供給するためのパルス状高周波電力を生成すること、パルス状高周波電力を用いて混合ガスをプラズマ化することにより、基板(S)上にシリコン系絶縁膜を成膜すること、を備える。前記パルス状高周波電力は、シリコン系絶縁膜の表面被覆率の目標値を満たすデューティー比のうち最大のデューティー比で生成されている。

Description

本発明は、成膜方法に関するものである。
大型ディスプレイに備えられる画素のスイッチ素子は、応答速度の向上を図るため、薄膜トランジスタ(TFT:Thin Film Transistor )の活性層に、高い電子移動度を有した低温ポリシリコン(以下単に、低温p‐Siと言う。)を利用している。低温p‐Siに積層されるゲート絶縁膜の成膜方法としては、従来から、有機シラン化合物、例えばテトラエトキシシラン(TEOS)を原料に用いたPECVD(Plasma Enhanced Chemical Vapor Deposition )法が知られている(例えば、特許文献1)。
PECVD法は、ガス供給系と排気系とが接続される真空槽を用い、有機シラン化合物と酸化ガスとを含む混合ガスを、ガス供給系から真空槽内へ供給する。そして、真空槽に設けられる一つの電極の上に基板を載置すると共に、他の電極へ高周波電力を供給し、電極間にプラズマを生成することによって、基板の上に絶縁膜を形成する。これによれば、有機シラン化合物がプラズマ中で活性化されることから、基板が比較的低温である場合においても、大型の基板表面に均一な絶縁膜を形成できる。
大型ディスプレイの高精細化が進行するに従い、上記ゲート絶縁膜には、低いリーク電流、高い絶縁破壊耐圧、低い固定電荷密度、低い界面準位密度等、各種の電気的特性が要求される。特許文献2は、高周波電源とパルス電源とを備え、電極へ印加する高周波電力を所定期間だけ繰り返して停止させる。電極間に生成されるプラズマ中においては、ラジカルの寿命が数ミリ秒〜数十ミリ秒であり、イオンの寿命が数マイクロ秒〜数十マイクロ秒であることから、高周波電力のオフ期間にイオンが消滅し、高いラジカル濃度の下で絶縁膜を成長させる。特許文献2は、イオンによる衝撃が絶縁膜へ加えられる期間と、イオンによる衝撃を受けずに絶縁膜が成長する期間とを交互に設けることにより、プラズマに起因する絶縁膜へのダメージを軽減させ、絶縁膜の電気的特性を向上させる。
特開平8−279505号公報 特開2001−110798号公報
低温p‐Siの成膜技術には、一般的に、アモルファスシリコン(以下単に、a‐Siと言う。)にエキシマレーザを照射するレーザアニール法が利用されている。レーザアニール法においては、低温p‐Siの結晶成長を基板の面方向に沿って促進させることにより、大粒径のp‐Siを製造する。例えば、レーザアニール法においては、基板の面方向に沿ってレーザの強度を空間的に変調させたり、基板の面方向に沿ってレーザを走査させたりすることによって、強度の低い場所から高い場所へ、すなわち基板の面方向に沿ってp‐Siの結晶を成長させる。
一方、a‐Siにレーザアニール法を施す場合、低温p‐Siの密度がa‐Siの密度に比べて低いことから、アニール後の膜の体積が増大してしまう。そのため、レーザアニール法を用いてp‐Siを成長させる場合には、各位置の結晶化の時間差に応じて、p‐Siの表面に凹凸が形成されてしまう。p‐Siの表面における凹凸は、以降の工程、特に、ゲート絶縁膜の成膜工程において、以下の問題を招いてしまう。
すなわち、低温p−Siの表面に凸部が形成される場合には、該凸部の頂点とゲート電極の下面との間の距離を十分に確保するために、ゲート絶縁膜の膜厚を全体的に厚くしなければならず、ゲート絶縁膜の薄膜化を大きく阻害してしまう。この結果、低温p‐Siを用いるTFTにおいては、TFTの電流駆動能力を向上させるための各種設計、例えば、低温p‐Siの品質を向上させたり、ゲート長を短くしたりする設計を施す場合であっても、TFTの電気的特性を十分に向上させ難いという問題がある。
本発明は、ゲート絶縁膜における電気的特性の劣化を抑え、その表面被覆率を向上させることにより、ゲート絶縁膜の薄膜化を可能にした成膜方法を提供する。
本発明の第1の態様では、真空槽内に配置された基板上にシリコン系絶縁膜を成膜する成膜方法は、有機シラン化合物と酸化ガスとを含む混合ガスを前記真空槽に供給すること、高周波電力を間欠的に供給するためのパルス状高周波電力を生成すること、前記パルス状高周波電力を用いて前記混合ガスをプラズマ化することにより、前記基板上に前記シリコン系絶縁膜を成膜すること、を備え、前記パルス状高周波電力を生成することは、前記シリコン系絶縁膜の表面被覆率の目標値を満たすデューティー比のうち最大のデューティー比で前記パルス状高周波電力を生成することを含む。
本発明の第2の態様では、真空槽内に配置された基板上にシリコン系絶縁膜を成膜する成膜方法は、有機シラン化合物と酸化ガスとを含む混合ガスを前記真空槽に供給すること、高周波電力を間欠的に供給するためのパルス状高周波電力を生成すること、前記パルス状高周波電力を用いて前記混合ガスをプラズマ化することにより、前記基板上に前記シリコン系絶縁膜を成膜すること、を備え、前記パルス状高周波電力を生成することは、前記シリコン系絶縁膜の表面被覆率の目標値を満たすデューティー比のうち、前記シリコン系絶縁膜のフラットバンド電圧を所定の電圧範囲内に維持するデューティー比で前記パルス状高周波電力を生成することを含む。
成膜装置を模式的に示す断面図。 擬似パターンを示す断面図。 (a)、(b)は、それぞれフラットバンド電圧に対するデューティー比の依存性と、表面被覆率に対するデューティー比の依存性を示す図。
符号の説明
T1:オン期間、T2:オフ期間、10:成膜装置、11:真空槽、14:電源、15:高周波電源、16:パルス電源。
以下、本発明の一実施形態の成膜方法を図面に従って説明する。図1は、本発明の成膜方法に利用する成膜装置10を模式的に示す断面図である。なお、図1における破線は、部材間の電気的接続を示す。
図1において、成膜装置10の真空槽11は、排気系12に連結され、排気系12が駆動するときに、所定圧力へ減圧される。真空槽11の上面壁は、真空槽11と電気的に絶縁された板状の上部電極13を搭載し、この上部電極13を介して電力供給部14に接続されている。
電力供給部14は、高周波電源15とスイッチング電源16とを有し、高周波電源15によって生成された所定周波数(例えば、27.12MHz)の高周波電力をスイッチング電源16によりパルス波に変調して所定のオン期間で電力供給を行う。上部電極13は、電力供給部14が駆動するときに、電力供給部14からのパルス化された高周波電力を受けて、真空槽11の内部にプラズマを生成する。
上部電極13は、その内部に広がるガス供給室13aを有し、ガス供給室13aはガス供給系17に接続されている。ガス供給系17は、有機シラン化合物が充填されたガスボンベ17aと、酸化ガスが充填されたガスボンベ17bとに接続され、各ガスボンベ17a,17bの内部に充填されるガスを選択的にガス供給室13aへ導入する。ガス供給室13aは、真空槽11の内部へ連通する複数の供給孔13bに連結され、ガス供給系17が駆動するときに、ガス供給系17からのガスを真空槽11の内部へ供給する。
有機シラン化合物としては、テトラエトキシシラン(TEOS)やトリメチルシラン等を挙げることができ、これらのガスにアルゴン、ヘリウム、窒素等の不活性ガスを添加しても良い。酸化ガスとしては、酸素や酸化窒素を挙げることができ、これらのガスにアルゴン、ヘリウム、窒素等の不活性ガスを添加しても良い。さらには、ガス供給系17は、これら有機シラン化合物と酸化ガスとに加えて水素を添加しても良い。
真空槽11の内部には、基板Sを載置するための基板ステージ18が搭載され、基板ステージ18は、上部電極13と基板Sの表面とを対向させた状態で基板Sを保持する。基板ステージ18は、基板Sを加熱するためのヒータ18aを備え、基板Sの温度を所定温度へ昇温する。基板ステージ18は、電気的に接地されて、高周波電力が上部電極13へ印加されるときに、基板ステージ18と上部電極13との間にプラズマを生成させる。基板ステージ18に保持される基板Sは、プラズマ空間で生成される成膜種を受けて、その表面にシリコン系絶縁膜、例えば、シリコン酸化膜を成長させる。
基板Sの表面には、レーザアニール処理を施された低温p‐Si膜が形成され、この低温p‐Si膜の表面には、低温p‐Siの結晶化に伴い、高さが約数十nmの複数の凸部が形成されている。
成膜装置10は、成膜処理を実行するための制御装置20を有する。制御装置20は、ガス供給系17に接続され、ガス供給系17に対応する制御信号を生成する。ガス供給系17は、制御装置20からの制御信号に応じて駆動し、有機シラン化合物と酸化ガスとを真空槽11へ供給するとき、有機シラン化合物の流量に対する酸化ガスの流量を、10倍〜100倍の範囲に調整する。これによって、成膜装置10は、有機シラン化合物に含まれる殆どの炭素元素をプラズマ空間で酸化して排気する。
制御装置20は、排気系12に接続され、排気系12に対応する制御信号を生成する。排気系12は、制御装置20からの制御信号に応じて駆動し、ガス供給系17が混合ガスを供給するときに、真空槽11の内部の圧力を80Pa〜300Paに調整する。これによって、成膜装置10は、ラジカル成分同士の衝突を低減させて、ラジカル成分の過剰な凝集を抑制し、シリコン系絶縁膜の膜質を緻密化する。
制御装置20は、ヒータ18aに接続され、ヒータ18aに対応する制御信号を生成する。ヒータ18aは、制御装置20からの制御信号に応じて駆動し、基板ステージ18に基板Sが載置されるときに、基板Sの温度を250℃〜430℃の範囲に調整する。これによって、成膜装置10は、膜中の欠陥濃度を低くでき、シリコン系絶縁膜の膜特性の向上を図ることができる。
制御装置20は、電力供給部14に接続され、電力供給部14に対応する制御信号を生成する。電力供給部14は、制御装置20からの制御信号に応じて駆動し、0.1W/cm〜1.0W/cmの電力密度でパルス状高周波電力を上部電極13へ印加する。この際、電力供給部14は、5kHz〜50kHzの周波数を有するパルス状高周波電力を所定のデューティー比で生成する。
本実施形態では、実成膜時において電力供給部14から出力するパルス化された高周波電力のデューティー比を、目標デューティー比と言う。なお、本実施形態におけるデューティー比は、高周波電力のオン期間T1と、高周波電力のオフ期間T2とを用いて、T1/(T1+T2)×100によって規定される値である。
制御装置20は、電力供給部14を駆動して、目標デューティー比からなる高周波電力を上部電極13へ印加することによって、低温p‐Si膜の表面に所望のシリコン系絶縁膜を成膜する。本実施形態においては、シリコン系絶縁膜の表面被覆率であって、シリコン系絶縁膜が低温p‐Si膜の表面における各凸部を略均一に被覆し、シリコン系絶縁膜が所望の設計ルールにおけるゲート絶縁膜として機能するときの表面被覆率を、目標被覆率と言う。
ゲート絶縁膜としてのシリコン系絶縁膜は、閾値電圧のバラツキやリーク電流を低減させるため、低温p‐Si膜の表面全体にわたり、均一な膜厚を有しなければならない。また、ゲート絶縁膜としてのシリコン系絶縁膜は、閾値電圧の変動を抑えるため、膜中に含まれる炭素、水素、酸素等の不純物元素の濃度を低くしなければならない。
本実施形態の目標デューティー比は、シリコン系絶縁膜の表面被覆率が目標被覆率を満たすデューティー比のうち最大値に設定される。
成膜装置10がシリコン系絶縁膜を成膜するとき、真空槽11内のプラズマ空間には、各種のイオンと各種のラジカルとが生成される。ラジカルの寿命が数ミリ秒〜数十ミリ秒であるのに対し、イオンの寿命が数マイクロ秒〜数十マイクロ秒であることから、高周波電力のオフ期間T2には、イオンが消滅し、あるいは、大幅に減少し、ラジカルによる成膜が支配的になる。そのため、高周波電力のオフ期間には、ラジカルによる流動性の高い成膜種、例えば、有機シリコン化合物のオリゴマーがシリコン系絶縁膜として成長し、基板表面の凸部には、高い表面被覆率の下でシリコン系絶縁膜が成長する。一方、高周波電力のオン期間T1には、高いプラズマ密度下における成膜種がシリコン系絶縁膜として成長し、基板表面の凸部には、不純物が少なく、電気的に良質なシリコン系絶縁膜が成長する。
高周波電力のデューティー比を小さくする場合には、オフ期間T2が長くなることから、シリコン系絶縁膜の表面被覆率が向上する一方、有機シリコン化合物に含まれる炭素、水素等の不純物元素の含有量が増大し易くなる。シリコン系絶縁膜の表面被覆率を向上させるために高周波電力のデューティー比を単純に小さくすると、シリコン系絶縁膜のフラットバンド電圧が大きくシフトしてしまう。
成膜装置10における目標デューティー比は、シリコン系絶縁膜の表面被覆率が目標被覆率を満たす範囲において、高周波電力のオフ期間T2を最も短くするものである。換言すると、成膜装置10における目標デューティー比は、目標被覆率を満たすシリコン系絶縁膜の成膜条件において、高周波電力のオン期間T1を最も長くするものである。そのため、成膜装置10は、低温p‐Si膜の表面における各凸部をシリコン系絶縁膜によって十分に被覆しつつ、反応系に供給する電力量を最大にできる。この結果、成膜装置10は、シリコン系絶縁膜における電気的特性の劣化を抑えつつ、その表面被覆率を向上させられる。
次に、成膜装置10を用いてシリコン系絶縁膜を成膜する方法について以下に説明する。まず、制御装置20は、排気系12を駆動して真空槽11の内部を所定圧力まで減圧し、その後、成膜装置10の外部から基板Sを真空槽11の内部へ搬入し、基板Sを基板ステージ18の上に載置する。
制御装置20は、基板Sを基板ステージ18の上に載置すると、ヒータ18aを駆動して基板Sを所定温度へ昇温する。制御装置20は、基板Sを所定温度へ昇温すると、ガス供給系17を駆動して有機シラン化合物と酸化ガスとからなる混合ガスをガス供給室13aから真空槽11の内部へ供給し、真空槽11の内部を所定圧力(80Pa〜300Pa)に調整する。
制御装置20は、混合ガスを真空槽11の内部へ供給すると、電力供給部14を駆動してパルス化された高周波電力を上部電極13へ印加する。好適には、制御装置20は、高周波電源15を駆動して、例えば27.12MHzの高周波電力を生成し、スイッチング電源16を駆動して、高周波電源15からの高周波電力を、例えば5kHz〜50kHzの周波数で目標デューティー比を満たすようにパルス化する。そして、制御装置20は、目標デューティー比からなるパルス化された高周波電力を電力供給部14から上部電極13へ印加させる。
パルス化された高周波電力が上部電極13へ印加されると、上部電極13がカソードとして機能し、基板ステージ18がアノードとして機能し、上部電極13と基板Sとの間には、有機シラン化合物と酸化ガスとを含む混合ガスを用いたプラズマが生成される。
高周波電力のオフ期間T2には、流動性の高い成膜種がシリコン系絶縁膜として成長し、基板Sの表面にある凸部には、高い表面被覆率の下でシリコン系絶縁膜が成長する。また、高周波電力のオン期間T1には、高いプラズマ密度下における成膜反応が進行し、基板Sの表面にある凸部には、不純物が少なく、電気的に良質なシリコン系絶縁膜が成長する。
この際、本実施形態の成膜方法においては、まず、表面に凸部を有する複数の基板Sが用いられ、複数の基板Sの各々に対して、異なるデューティー比の成膜処理が予備的に施される。次いで、複数の基板Sの各々に対してシリコン系絶縁膜の表面被覆率が計測され、目標被覆率を満たすデューティー比の範囲が求められる。そして、目標被覆率を満たすデューティー比の範囲内で最も大きいデューティー比が、実成膜時の目標デューティー比として設定される。
これによって、目標被覆率を満たすシリコン系絶縁膜を形成できる成膜条件の中で、高周波電力のオン期間T1を最も長くできる。この結果、低温p‐Si膜の表面における各凸部をシリコン系絶縁膜によって十分に被覆する目標被覆率を得つつ、反応系に供給する電力量を最大にできる。そして、シリコン系絶縁膜における電気的特性の劣化を抑え、その表面被覆率を向上させられる。
(実施例)
次に、目標デューティー比の設定方法を実施例に基づいて以下に説明する。まず、以下の成膜条件から得られるシリコン酸化膜をゲート絶縁膜として用いてMOS構造のダイオードを作成し、該ダイオードのCVカーブを計測することによって、実施例におけるフラットバンド電圧を得た。また、同じ成膜条件から得られるシリコン酸化膜を擬似パターンPの上に成膜し、擬似パターンPの側壁に成膜されるシリコン酸化膜の膜厚を側膜厚Tsとし、擬似パターンPの上面壁に成膜されるシリコン酸化膜Fの膜厚を上膜厚Ttとして、各シリコン酸化膜の表面被覆率((側膜厚Ts/上膜厚Tt)×100%)を得た。なお、擬似パターンPには、図2に示すように、幅W×高さHが0.4μm×0.6μmであって、一方向(図2の紙面に垂直な方向)に延びるラインパターンを用いた。
実施例におけるフラットバンド電圧と表面被覆率とを、それぞれ図3(a)、(b)及び表1に示す。なお、表1における○印は、フラットバンド電圧(例えば絶対値)が目標電圧以下であること、あるいは、表面被覆率が目標被覆率を満たすことを示す。また、表1における×印は、フラットバンド電圧が目標電圧を超えること、あるいは、表面被覆率が目標被覆率に満たないことを示す。
・高周波周波数:27.12MHz
・オン期間T1+オフ期間T2:100マイクロ秒
・デューティー比:30%、50%、70%、100%
・電力密度:0.5W/cm
・成膜圧力:190Pa
・成膜温度:340℃
・TEOS流量/O流量:1/50
Figure 2009104531
図3(a)において、デューティー比が30%になる場合には、フラットバンド電圧が約−18Vと大きく、デューティー比が50%、70%、100%になる場合には、フラットバンド電圧が約−2Vと小さい。すなわち、実施例における成膜条件によれば、デューティー比が大きくなるに連れて(オン期間T1が長くなるに連れて)、不純物や欠陥の少ない良質なシリコン酸化膜を得られることが分かる。
図3(b)において、デューティー比が70%、100%になる場合には、表面被覆率が60%以下と低く、デューティー比が30%、50%になる場合には、表面被覆率が70%を超える。一例として、目標被覆率を70%にすると、目標被覆率を満たすデューティー比の範囲が30%〜50%であり、この場合、その範囲における最大値が50%であることが分かる。
そして、目標デューティー比を50%に設定すると、すなわち、オン期間T1とオフ期間T2とをそれぞれ50マイクロ秒に設定すると、目標被覆性を満たし、かつ、0Vに近いフラットバンド電圧のシリコン酸化膜が得られる。
一実施形態の成膜方法は以下の利点を有する。
(1)シリコン系絶縁膜の表面被覆率が目標被覆率を満たすデューティー比の範囲を予め求め、その範囲内における最大値を、パルス波の目標デューティー比として設定する。
したがって、表面被覆率が目標値を満たす範囲において、高周波電力のオフ期間T2を最も短い時間に設定でき、高周波電力のオン期間T1を最長時間に設定できる。この結果、高周波電力のオフ期間T2によって、目標被覆率を満たす表面被覆率を実現しつつ、高周波電力のオン期間T1によって、反応系への電力量を最大にできる。よって、シリコン系絶縁膜における電気的特性の劣化(フラットバンド・シフトの増大)を抑えられ、その表面被覆率を向上させられる。ひいては、ゲート絶縁膜の薄膜化を図ることができ、TFTの電気的特性を向上させられる。
(2)好適には、高周波電力の周波数が27.12MHzであって、オン期間T1とオフ期間T2とが、それぞれ50マイクロ秒である。また、好適には、成膜時における真空槽11の圧力が80Pa〜300Paであって、上部電極13における電力密度が0.1W/cm〜1.0W/cmである。
この場合、表面被覆率に対するデューティー比の依存性と、フラットバンド電圧に対するディーティー比の依存性とをより確実に画一化できる。すなわち、高周波電力のデューティー比を小さくすることによって、シリコン系絶縁膜の表面被覆率をより確実に向上させることができ、高周波電力のデューティー比を大きくすることによって、シリコン系絶縁膜のフラットバンド電圧をより確実に0Vへ近づけることができる。よって、シリコン系絶縁膜における電気的特性の劣化を抑えられ、その表面被覆率を確実に向上させられる。
なお、パルス状高周波電力のデューティー比は、シリコン系絶縁膜の目標被覆率を満たす最大デューティー比に限らない。一例として、シリコン系絶縁膜の目標被覆率を満たすデューティー比の範囲が30%〜50%であり、シリコン系絶縁膜のフラットバンド電圧を所定の電圧範囲(例えば、−2V〜0V)内に維持するデューティー比の範囲が40%〜50%である場合、パルス状高周波電力のデューティー比を40%〜50%の範囲内に設定してもよい。

Claims (5)

  1. 真空槽内に配置された基板上にシリコン系絶縁膜を成膜する成膜方法であって、
    有機シラン化合物と酸化ガスとを含む混合ガスを前記真空槽に供給すること、
    高周波電力を間欠的に供給するためのパルス状高周波電力を生成すること、
    前記パルス状高周波電力を用いて前記混合ガスをプラズマ化することにより、前記基板上に前記シリコン系絶縁膜を成膜すること、
    を備え、前記パルス状高周波電力を生成することは、前記シリコン系絶縁膜の表面被覆率の目標値を満たすデューティー比のうち最大のデューティー比で前記パルス状高周波電力を生成することを含む、ことを特徴とする成膜方法。
  2. 真空槽内に配置された基板上にシリコン系絶縁膜を成膜する成膜方法であって、
    有機シラン化合物と酸化ガスとを含む混合ガスを前記真空槽に供給すること、
    高周波電力を間欠的に供給するためのパルス状高周波電力を生成すること、
    前記パルス状高周波電力を用いて前記混合ガスをプラズマ化することにより、前記基板上に前記シリコン系絶縁膜を成膜すること、
    を備え、前記パルス状高周波電力を生成することは、前記シリコン系絶縁膜の表面被覆率の目標値を満たすデューティー比のうち、前記シリコン系絶縁膜のフラットバンド電圧を所定の電圧範囲内に維持するデューティー比で前記パルス状高周波電力を生成することを含む、ことを特徴とする成膜方法。
  3. 請求項1又は2に記載の成膜方法は更に、
    前記シリコン系絶縁膜の実成膜に先立って、複数の基板に前記シリコン系絶縁膜の成膜処理を予備的に施すことを備え、
    前記シリコン系絶縁膜の成膜処理を予備的に施すことは、異なるデューティー比を有するパルス状高周波電力を用いて前記複数の基板の各々に前記シリコン系絶縁膜を形成し、各基板上に形成された前記シリコン系絶縁膜の表面被覆率から、前記表面被覆率の目標値を満たすデューティー比の範囲を判定することを含む、ことを特徴とする成膜方法。
  4. 請求項1又は2に記載の成膜方法において、
    前記高周波電力の周波数が27.12MHzであり、
    前記パルス状高周波電力の1サイクル内においてオン期間とオフ期間とがそれぞれ50マイクロ秒であることを特徴とする成膜方法。
  5. 請求項4に記載の成膜方法において、
    前記シリコン系絶縁膜の成膜時における前記真空槽の圧力が80Pa〜300Paであり、
    前記パルス状高周波電力の電力密度が0.1W/cm〜1.0W/cmであることを特徴とする成膜方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897208A (ja) * 1995-08-11 1996-04-12 Nec Corp プラズマ化学気相成長法とその装置及び多層配線の製造方法
JPH08279505A (ja) * 1995-04-07 1996-10-22 Ulvac Japan Ltd 絶縁膜の形成方法
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279505A (ja) * 1995-04-07 1996-10-22 Ulvac Japan Ltd 絶縁膜の形成方法
JPH0897208A (ja) * 1995-08-11 1996-04-12 Nec Corp プラズマ化学気相成長法とその装置及び多層配線の製造方法
JP2002198364A (ja) * 2000-12-25 2002-07-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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