KR101170493B1 - 막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 55
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 55
- 239000010703 silicon Substances 0.000 claims abstract description 55
- 239000011248 coating agent Substances 0.000 claims abstract description 52
- 238000000576 coating method Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 50
- -1 organosilane compound Chemical class 0.000 claims abstract description 15
- 230000001590 oxidative effect Effects 0.000 claims abstract description 12
- 230000008569 process Effects 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000001965 increasing effect Effects 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 126
- 239000007789 gas Substances 0.000 description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 238000005224 laser annealing Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910000077 silane Inorganic materials 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 150000003961 organosilicon compounds Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 1
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- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
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- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
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- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
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- C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
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- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
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Abstract
게이트 절연막의 전기적 특성의 열화를 억제하면서 상기 게이트 절연막의 표면 코팅 속도를 증가시키는 막 형성 방법이 제공된다. 상기 방법은 진공 챔버(11)에 유기 실란 화합물과 산화 가스를 함유하는 혼합 가스를 공급하는 단계, 펄스화된 고주파 파워를 발생시켜 간헐적으로 고주파 파워를 공급하는 단계 및 상기 펄스화된 고주파 파워에 의해 상기 혼합 가스를 플라즈마화하여 기판(S) 상에 실리콘 절연막을 형성하는 단계를 포함한다. 상기 펄스화된 고주파 파워는 상기 실리콘 절연막의 표면 코팅 속도의 타겟 값을 만족하는 최대 듀티율 하에서 발생된다.
Description
본 발명은 막 형성 방법에 관한 것이다.
대형 디스플레이의 픽셀을 구성하기 위한 스위치 소자는 고전자 이동도(high electron mobility)를 갖는 저온 폴리실리콘(하기에서는 저온 p-Si로 간략히 표시한다)을 박막 트랜지스터(thin film transistor, TFT)의 활성층에 사용하여 응답속도를 증진시킬 수 있다. 저온 p-Si 상에 적층되는 게이트 절연막을 형성하기 위해, 플라즈마 강화 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 공정이 유기 실란 화합물, 예를 들면, 테트라에톡시실란(TEOS)을 원료로서 사용하는 공정으로서 선행 기술 상에 공지되어 있다(예를 들면, 특허 문헌 1).
상기 PECVD 공정은 진공 챔버를 사용하며, 상기 진공 챔버는 가스 공급 시스템 및 배기 시스템과 연결되고 유기 실란 화합물과 산화 가스를 함유하는 혼합 가스를 상기 가스 공급 시스템으로부터 상기 진공 챔버 내부로 공급한다. 상기 진공 챔버 내에서, 기판은 일 전극 상에 배치되고 고주파 파워가 다른 전극에 공급되어 상기 전극 사이에서 플라즈마를 발생시킴으로써 상기 기판 상에 절연막을 형성한다. 상기 유기 실란 화합물은 플라즈마 내에서 활성화된다. 따라서, 절연막은 상기 기판의 온도가 상대적으로 낮을 때에도 대형 기판 상에 균일하게 형성될 수 있다.
대형 디스플레이의 해상도가 높아짐에 따라, 게이트 절연막에 대해서 적은 누설전류, 압력에 대한 높은 파손 저항성, 낮은 고정 전하 밀도 및 낮은 인터페이스(interface) 상태 밀도 등과 같은 다양한 전기적 특성들이 요구된다. 특허 문헌 2는 고주파 파워 공급부와 펄스 파워 공급부를 포함하여 전극에 인가된 상기 고주파 파워가 반복적으로 소정의 주기에 따라 중단된다. 상기 전극 사이에서 발생된 플라즈마 내에서, 라디칼(radical)의 수명은 수 ms(milisecond)에서 수십 ms에 이르며, 이온의 수명은 수 ㎲(microsecond)에서 수십 ㎲에 이른다. 따라서, 이온들은 상기 고주파 파워가 오프(off) 주기에 있을 때에는 사라지고 절연막은 고 라디칼 농도 하에서 성장한다. 상기 특허 문헌 2에서는 이온들이 상기 절연막에 충돌하는 주기와 상기 절연막이 상기 이온들로부터 충돌을 수용하지 않고 성장하는 주기가 교대로 배열된다. 이는 플라즈마에 의해 야기되는 상기 절연막 상의 손상을 감소시키며 상기 절연막의 전기적 특성들을 증진시킨다.
특허문헌 1: 일본공개특허공보 제8-279505호
특허문헌 2: 일본공개특허공보 제2001-110798호
일반적으로, 엑시머(excimer) 레이저를 사용하여 비정질 실리콘(하기에서는 a-Si으로 간단히 표시한다)을 조사하는 레이저 어닐링 공정이 저온 p-Si를 형성하기 위한 기술로서 활용된다. 상기 레이저 어닐링 공정에서, 저온 p-Si의 결정 성장은 기판의 평면 방향으로 증진되어 긴 지름을 갖는 p-Si이 형성된다. 예를 들면, 상기 레이저 어닐링 공정에서, 레이저의 강도는 상기 기판의 평면 방향으로 공간적으로 조절되거나 레이저 스캐닝이 상기 기판의 평면 방향으로 수행된다. 따라서, 상기 p-Si의 결정들은 상기 강도가 낮은 지점에서부터 상기 강도가 높은 지점으로, 즉, 상기 기판의 평면 방향을 따라 성장한다.
a-Si 상에 상기 레이저 어닐링 공정을 수행 시, 상기 저온 p-Si의 밀도는 상기 a-Si의 밀도보다 낮다. 이는 상기 어닐링 공정이 수행되는 막의 부피를 증가시킨다. 따라서, 상기 레이저 어닐링 공정을 수행하여 상기 p-Si를 성장시킬 때, 상이한 지점들 사이에서 결정화 시간의 차이에 따라 상기 p-Si의 표면에 밸리(valley) 및 리지(ridge)들이 형성된다. 상기 p-Si의 표면의 상기 밸리 및 리지들은 후속 공정들, 특히, 게이트 절연막 형성 단계에서 하기에 언급될 문제점들을 야기한다.
상기 저온 p-Si의 표면에 리지들이 형성되면, 상기 리지들의 피크(peak)들과 게이트 전극의 하부 표면 사이의 충분한 거리를 확보하기 위해 게이트 절연막의 두께를 전체적으로 증가시켜야 한다. 이는 상기 게이트 절연막의 두께 감소를 심각하게 방해한다. 결과적으로, 상기 저온 p-Si를 사용하는 TFT에서 상기 저온 p-Si의 품질을 증진시키거나 게이트의 길이를 단축시키는 등의 상기 TFT의 전류 구동 능력을 증진시키기 위한 디자인적 특성은 물론 상기 TFT의 전기적 특성을 충분히 향상시키는 것이 곤란하게 된다.
본 발명의 목적은 상기 게이트 절연막의 전기적 특성들의 열화를 방지하고 상기 게이트 절연막의 표면 코팅 속도를 증가시킴으로써 상기 게이트 절연막을 보다 얇게 형성 할 수 있는 막 형성 방법을 제공한다.
본 발명의 일 측면에 따르면 진공 챔버내에 배치된 기판 상에 실리콘 절연막을 형성하기 위한 막 형성 방법이 제공된다. 상기 방법은 유기 실란 화합물과 산화 가스를 함유하는 혼합 가스를 상기 진공 챔버에 공급하는 단계, 펄스화된 고주파 파워를 발생시켜 간헐적으로 고주파 파워를 공급하는 단계 및 상기 펄스화된 고주파 파워를 통해 상기 혼합 가스를 플라즈마화시킴으로써 상기 기판 상에 실리콘 절연막을 형성하는 단계를 포함한다. 상기 펄스화된 고주파 파워를 발생시키는 단계는 상기 실리콘 절연막의 표면 코팅 속도의 타겟 값을 만족시키는 최대 듀티율(duty ratio)을 갖는 상기 펄스화된 고주파 파워를 발생시키는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 진공 챔버 내에 배치된 기판 상에 실리콘 절연막을 형성하기 위한 막 형성 방법이 제공된다. 상기 방법은 유기 실란 화합물 및 산화 가스를 함유하는 혼합 가스를 상기 진공 챔버에 공급하는 단계, 펄스화된 고주파 파워를 발생시켜 간헐적으로 상기 고주파 파워를 공급하는 단계 및 상기 펄스화된 고주파 파워가 인가된 상기 혼합 가스를 플라즈마화하여 상기 기판 상에 상기 실리콘 절연막을 형성하는 단계를 포함한다. 상기 펄스화된 고주파 파워를 발생시키는 단계는 소정의 전압 범위에서 상기 실리콘 절연막의 플랫 밴드(flat band) 전압을 유지하며 상기 실리콘 절연막의 표면 코팅 속도의 타겟 값을 만족시키는 듀티율(duty ratio)을 갖는 상기 펄스화된 고주파 파워를 발생시키는 단계를 포함한다.
본 발명의 상기의 측면들 및 다른 측면들과 이점들은 수반하는 도면들과 함께 하기의 본 발명의 상세한 설명으로부터 더욱 완전히 이해될 수 있을 것이다.
도 1은 막 형성 장치를 나타내는 개략적인 단면도이다;
도 2는 더미(dummy) 패턴을 나타내는 단면도이다; 및
도 3a 및 3b는 듀티율의 플랫 밴드 전압에 대한 의존성과 표면 코팅 속도에 대한 의존성을 나타내는 도면이다.
도 1은 막 형성 장치를 나타내는 개략적인 단면도이다;
도 2는 더미(dummy) 패턴을 나타내는 단면도이다; 및
도 3a 및 3b는 듀티율의 플랫 밴드 전압에 대한 의존성과 표면 코팅 속도에 대한 의존성을 나타내는 도면이다.
본 발명의 일 실시예에 따른 막 형성 방법에 대해 도면들을 참조하여 논의할 것이다. 도 1은 본 발명의 막 형성 방법에 사용되는 막 형성 장치(10)를 나타내는 개략적인 단면도이다. 도 1의 점선은 부재들 사이의 전기적 연결을 나타낸다.
도 1을 참조하면, 막 형성 장치(10)는 배기 시스템(12)과 연결되고 배기 시스템(12)이 구동되면 소정의 압력으로 감압되는 진공 챔버(11)를 포함한다. 진공 챔버(11)는 진공 챔버(11)와 전기적으로 절연된 플레이트 형상의 상부 전극(13)을 지지하는 상부 벽을 구비한다. 상기 상부 벽은 상부 전극(13)을 경유하여 파워 공급 유닛(14)과 연결된다.
파워 공급 유닛(14)은 고주파 파워 공급부(15) 및 스위칭 파워 공급부(16)를 포함한다. 파워 공급 유닛(14)은 소정의 주파수(예를들면, 27.12MHz)를 가지며 고주파 파워 공급부(15)에 의해 발생하는 고주파 파워를 스위칭 파워 공급부(16)에 의해 맥파(pulse wave)로 조절하며 소정의 온(ON) 주기 동안 파워를 공급한다. 파워 공급 유닛(14)이 구동 시에, 상부 전극(13)은 파워 공급 유닛(14)으로부터 펄스화된 고주파 파워를 수용하며 진공 챔버(11) 내에서 플라즈마를 발생시킨다.
가스 공급 챔버(13a)는 상부 전극(13)의 내부 전체를 통해 연장하며 가스 공급 시스템(17)과 연결되어 있다. 가스 공급 시스템(17)은 유기 실란 화합물로 채워진 가스 실린더(17a) 및 산화 가스로 채워진 가스 실린더(17b)와 연결되어 각각의 가스 실린더(17a, 17b)에 채워진 가스들을 가스 공급 챔버(13a) 내부로 선택적으로 인도한다. 가스 공급 챔버(13a)는 진공 챔버(11)의 내부와 상호 연통된 복수의 공급 홀들(13b)과 연결되며, 가스 공급 시스템(17)의 구동 시에 가스 공급 시스템(17)으로부터 진공 챔버(11) 내부로 가스를 공급한다.
상기 유기 실란 화합물의 예들은 테트라에톡시실란(TEOS) 및 트리메틸실란(trimethylsilane)을 포함하며 아르곤(Ar), 헬륨(He) 혹은 질소(N2)와 같은 불활성 가스가 첨가될 수 있다. 상기 산화 가스의 예들은 산소(O2) 및 산화 질소(nitric oxide)를 포함하며 아르곤, 헬륨 및 질소와 같은 불활성 가스가 첨가될 수 있다. 추가로, 가스 공급 시스템(17)은 상기 유기 실란 화합물 및 상기 산화 가스에 수소를 부가할 수 있다.
기판(S)을 지지하기 위한 기판 스테이지(18)는 진공 챔버(11)내에 배치된다. 기판 스테이지(18)는 상부 전극(13) 및 기판(S)의 표면이 서로 대향되는 상태에서 기판(S)을 지지한다. 기판 스테이지(18)는 기판(S)을 가열하여 소정의 온도로 기판(S)의 온도를 상승시키는 히터(18a)를 포함한다. 기판 스테이지(18)는 전기적으로 접지되어 있으며, 고주파 파워가 상부 전극(13)에 인가되면 기판 스테이지(18)와 상부 전극(13) 사이에서 플라즈마가 발생한다. 기판 스테이지(18) 상에서 지지되는 기판(S)은 플라즈마 영역에서 발생되는 막 형성 씨드(seed)들을 수용하고 기판(S) 표면 상에 실리콘 산화막과 같은 실리콘 절연막이 성장한다.
레이저 어닐링 공정이 수행되는 저온 p-Si 막이 기판(S) 표면 상에 형성된다. 약 수십 나노미터의 높이를 갖는 복수의 리지들이 저온 p-Si가 결정화됨에 따라 상기 저온 p-Si 막 표면 상에 형성된다.
막 형성 장치(10)는 막 형성 공정을 실행하는 콘트롤러(20)를 포함한다. 콘트롤러(20)는 가스 공급 시스템(17)과 연결되어 가스 공급 시스템(17)에 대응하는 콘트롤 신호를 발생시킨다. 가스 공급 시스템(17)은 콘트롤러(20)로부터 발생하는 상기 콘트롤 신호에 응답하여 구동되며, 진공 챔버(11)로 유기 실란 화합물과 산화 가스 공급 시에 상기 유기 실란 화합물의 유속에 대해 상기 산화 가스의 유속을 열 배 내지 백 배의 범위로 조절한다. 막 형성 장치(10)는 상기 플라즈마 영역에서 상기 유기 실란 화합물에 함유된 대부분의 탄소 원소들을 산화시키고 상기 플라즈마 영역으로부터 상기 탄소 원소들을 배출한다.
콘트롤러(20)는 배기 시스템(12)과 연결되어 배기 시스템(12)에 대응하는 콘트롤 신호를 발생시킨다. 배기 시스템(12)은 콘트롤러(20)로부터 발생하는 상기 콘트롤 신호에 응답하여 구동되며, 가스 공급 시스템(17)이 혼합 가스를 공급할 때 진공 챔버(11) 내의 압력을 80Pa 내지 300Pa의 범위로 조절한다. 결과적으로, 막 형성 장치(10)는 라디칼 성분들 사이의 충돌을 감소시키며, 상기 라디칼 성분들의 과도한 응집을 방지하며, 실리콘 절연막의 막 질을 치밀화 시킨다.
콘트롤러(20)는 히터(18a)에 연결되어 히터(18a)에 대응하는 콘트롤 신호를 발생시킨다. 히터(18a)는 콘트롤러(20)로부터 발생하는 상기 콘트롤 신호에 응답하여 구동되며 기판(S)이 기판 스테이지(18) 상에 배치될 때 기판(S)의 온도를 250℃ 내지 430℃ 범위로 조절한다. 이는 막 형성 장치(10)에 있어서 막 내의 결함 정도를 감소시키고 상기 실리콘 절연막의 막 특성을 향상시킬 수 있도록 한다.
콘트롤러(20)는 파워 공급 유닛(14)에 연결되어 파워 공급 유닛(14)에 대응하는 콘트롤 신호를 발생시킨다. 파워 공급 유닛(14)은 콘트롤러(20)로부터 발생하는 상기 콘트롤 신호에 응답하여 구동되며 상부 전극(13)에 0.1W/cm2 내지 1.0W/cm2 범위의 파워 밀도를 갖는 펄스화된 고주파 파워를 인가한다. 이 경우에, 파워 공급 유닛(14)은 소정의 듀티율에서 5kHz 내지 50kHz 범위의 주파수를 갖는 상기 펄스화된 고주파 파워를 발생시킨다.
본 발명의 실시예에서, 실제 막 형성 시 파워 공급 유닛(14)으로부터 발생하는 상기 펄스화된 고주파 파워의 듀티율을 타겟 듀티율로 지칭한다. 본 발명의 실시예의 상기 듀티율은 상기 고주파 파워의 온(ON) 주기(T1) 및 오프(OFF) 주기(T2)로부터 T1/(T1+T2)×100으로 표현되는 식에 의해 결정되는 값이다.
콘트롤러(20)는 파워 공급 유닛(14)을 구동하여 상기 타겟 듀티율로부터 얻어지는 상기 고주파 파워를 상부 전극(13)에 인가함으로써 상기 저온 p-Si 막의 표면 상에 의도하는 소정의 실리콘 절연막을 형성한다. 본 발명의 실시예에서, 상기 실리콘 절연막의 표면 코팅 속도, 즉, 상기 실리콘 절연막이 실질적으로 균일하게 상기 저온 p-Si 막 표면의 각 리지를 코팅하며 소정의 디자인 룰을 따르는 게이트 절연막으로서 기능할 때의 표면 코팅 속도를 타겟 코팅 속도로 지칭한다.
상기 게이트 절연막으로 작용하는 상기 실리콘 절연막은 문턱 전압 및 누설 전류의 편차를 감소시킬 수 있도록 상기 저온 p-Si 막의 전체 표면에 걸쳐 균일한 막 두께를 가져야 한다. 또한, 상기 게이트 절연막으로 작용하는 상기 실리콘 절연막은 문턱 전압의 편차를 억제할 수 있도록 막 내에 함유된 탄소, 수소 및 산소와 같은 불순물 원소들의 농도가 낮아야 한다.
본 발명의 실시예의 상기 타겟 듀티율은 상기 실리콘 절연막의 상기 표면 코팅 속도가 상기 타겟 코팅 속도를 만족하는 최대 듀티율로 설정된다.
다양한 종류의 이온들과 라디칼들이 막 형성 장치(10)가 상기 실리콘 절연막을 형성할 때 진공 챔버(11)의 플라즈마 영역에서 발생한다. 상기 라디칼들의 수명은 수 ms 내지 수십 ms에 이르는 반면, 상기 이온들의 수명은 수 ㎲ 내지 수십 ㎲에 이른다. 따라서, 상기 고주파 파워의 오프 주기(T2) 동안 상기 이온들은 소멸되거나 급격히 감소하며 막 형성시 상기 라디칼들이 우세해진다. 결과적으로, 상기 고주파 파워의 오프 주기(T2) 동안 상기 라디칼들은 고 유동성을 갖는 막 형성 씨드들로 성장한다. 예를 들면, 상기 유기 실리콘 화합물들의 올리고머들은 상기 실리콘 절연막으로 성장하며, 상기 실리콘 절연막은 높은 표면 코팅 속도로 상기 기판 표면의 상기 리지들 상에서 성장한다. 상기 고주파 파워의 온 주기(T1) 동안, 상기 막 형성 씨드들은 고 플라즈마 밀도 상태에서 상기 실리콘 절연막을 형성하며, 적은 양의 불순물을 함유하며 원하는 전기적 성질을 만족하는 실리콘 절연막이 상기 기판 표면의 상기 리지들 상에서 성장한다.
상기 고주파 파워의 듀티율을 감소시키는 경우, 오프 주기(T2)는 연장되며, 이는 상기 실리콘 절연막의 표면 코팅 속도를 증가시킨다. 그러나, 상기 유기 실리콘 화합물에 함유된 탄소 및 수소와 같은 불순물 원소들의 함량이 쉽게 증가하는 경향이 초래된다. 단순히 상기 고주파 파워의 듀티율을 감소시켜 상기 실리콘 절연막의 표면 코팅 속도를 증가시키는 경우, 상기 실리콘 절연막의 플랫 밴드 전압이 급격히 변동한다.
상기 실리콘 절연막의 표면 코팅 속도가 막 형성 장치(10)의 상기 타겟 코팅 속도를 만족하는 범위 내에서, 상기 타겟 듀티율은 상기 고주파 파워의 오프 주기(T2)를 가장 단축시킬 수 있는 값이다. 다시 말하면, 상기 타겟 코팅 속도를 만족하는 상기 실리콘 절연막의 막 형성 조건들로부터 얻어지는 막 형성 장치(10)의 상기 타겟 듀티율은 상기 고주파 파워의 온 주기(T1)를 최대한 연장시킨다. 따라서, 막 형성 장치(10)는 상기 실리콘 절연막의 상기 저온 p-Si 막 표면의 각 리지들을 충분히 코팅하면서 반응 시스템에 공급되는 파워의 세기를 극대화할 수 있다. 결과적으로, 막 형성 장치(10)는 상기 실리콘 절연막의 전기적 특성의 열화를 억제하면서 상기 표면 코팅 속도를 증가시킨다.
막 형성 장치(10)를 사용하여 상기 실리콘 절연막을 형성하는 방법이 하기에 논의될 것이다. 먼저 콘트롤러(20)가 배기 시스템(12)을 구동하여 진공 챔버(11)의 내부를 소정의 압력으로 감압시킨다. 그 후에, 콘트롤러(20)은 기판(S)을 막 형성 장치(10) 외부로부터 진공 챔버(11) 내부로 로딩하여 기판 스테이지(18) 상에 배치한다.
기판(S)을 기판 스테이지(18) 상에 배치한 후, 콘트롤러(20)는 히터(18a)를 구동하여 기판(S)의 온도를 소정 온도로 상승시킨다. 기판(S)의 온도가 상기 소정 온도에 도달하면, 콘트롤러(20)는 가스 공급 시스템(17)을 구동하여 가스 공급 챔버(13a)로부터 진공 챔버(11) 내부로 유기 실란 화합물과 산화 가스를 함유한 혼합 가스를 공급하며, 진공 챔버(11)의 내부를 소정의 압력(80Pa 내지 300Pa)으로 조절한다.
상기 혼합 가스가 진공 챔버(11)의 내부로 공급된 이후, 콘트롤러(20)는 파워 공급 유닛(14)을 구동하여 상부 전극(13)에 펄스화된 고주파 파워를 인가한다. 바람직하게는, 콘트롤러(20)는 고주파 파워 공급부(15)를 구동하여, 예를 들면 27.12MHz의 고주파 파워를 발생시키고 스위칭 파워 공급부(16)를 구동하여, 예를 들면 5kHz 내지 50kHz의 주파수에서 타겟 듀티율을 만족할 수 있도록 고주파 파워 공급부(15)로부터 발생한 상기 고주파 파워를 펄스화한다. 콘트롤러(20)는 이후 상기 타겟 듀티율을 갖는 펄스화된 고주파 파워를 파워 공급 유닛(14)으로부터 상부 전극(13)에 인가한다.
상기 펄스화된 고주파 파워가 상부 전극(13)으로 인가되면, 상부 전극(13)은 양극(cathode)으로 작용하며, 기판 스테이지(18)는 음극(anode)으로 작용한다. 또한, 상기 유기 실란 화합물과 상기 산화 가스를 함유한 상기 혼합 가스를 사용하여 상부 전극(13) 및 기판(S) 사이에서 플라즈마가 발생된다.
상기 고주파 파워의 오프 주기(T2)에서, 고 유동성을 갖는 막 형성 씨드들은 실리콘 절연막으로 성장하고, 상기 실리콘 절연막은 높은 표면 코팅 속도로 기판(S) 표면의 리지 상에서 성장한다. 상기 고주파 파워의 온 주기(T1)에서, 고 플라즈마 밀도 하에서 막 형성 반응이 진행되며 불순물의 함량이 낮으면서 바람직한 전기적 특성을 만족하는 실리콘 절연막이 기판(S) 표면의 상기 리지상에서 성장한다.
상기의 경우, 본 발명의 실시예에 따른 상기 막 형성 방법에서, 표면상에 리지들을 포함한 복수의 기판(S)들이 준비되며, 상이한 듀티율을 갖는 막 형성 공정들이 각 기판(S) 상에서 예비적으로 수행된다. 실리콘 절연막의 표면 코팅 속도가 각각의 복수의 기판(S)에 대해서 측정되며, 타겟 코팅 속도를 만족하는 듀티율의 범위가 얻어진다. 상기 타겟 코팅 속도를 만족하는 상기 듀티율의 범위 내에서 최대 듀티율이 실제 막 형성시 타겟 듀티율로 설정된다.
따라서, 상기 고주파 파워의 온 주기(T1)는 상기 타겟 코팅 속도를 만족하면서 상기 실리콘 절연막을 형성하는 막 형성 조건을 유지하면서 최대한 연장되도록 설정될 수 있다. 결과적으로, 최대의 파워가 상기 실리콘 절연막의 저온 p-Si 표면의 각 리지를 충분히 코팅하기 위한 상기 타겟 코팅 속도를 획득하면서 반응 시스템에 공급될 수 있다. 이는 상기 실리콘 절연막의 전기적 특성의 열화를 억제하면서 상기 표면 코팅 속도를 증가시킨다.
(실시예)
상기 타겟 듀티율을 설정하기 위한 방법이 실시예들을 이용하여 설명될 것이다. 먼저, 모스(MOS) 구조의 다이오드가 하기에 언급된 막 형성 조건들로부터 얻어진 실리콘 산화막을 게이트 절연막으로 사용하여 형성되었다. 상기 다이오드의 CV 곡선이 측정되어 실시예의 플랫 밴드 전압을 얻었다. 상기 막 형성 조건들로부터 얻어진 상기 실리콘 산화막은 더미 패턴(P) 상에 형성되었다. 더미 패턴(P)의 측벽 상에 형성된 상기 실리콘 산화막의 두께는 측면 막 두께(Ts)로 정의되며, 더미 패턴(P)의 상부 면 상에 형성된 실리콘 산화막(F)의 두께는 상부 막 두께(Tt)로 정의되어 각 실리콘 산화막의 표면 코팅 속도를 ((측면 막 두께(Ts)/상부 막 두께(Tt))×100%)의 식에 의해 얻는다. 도 2를 참조하면, 너비(W)×높이(H)의 값이 0.4㎛×0.6㎛ 이며 일 방향(도 2가 도시된 평면에 수직 방향)으로 연장하는 라인 패턴이 더미 패턴(P)으로 사용되었다.
본 실시예에 의한 플랫 밴드 전압 및 표면 코팅 속도가 도 3a, 도 3b 및 표 1에 나타난다. 표 1의 원 들은 상기 플랫 밴드 전압(예를 들면, 절대값)이 타겟 전압 이하이거나 상기 표면 코팅 속도가 타겟 코팅 속도를 만족하는 것을 지칭한다. 표 1의 X 표시는 상기 플랫 밴드 전압이 상기 타겟 전압보다 크거나 상기 표면 코팅 속도가 상기 타겟 코팅 속도를 만족하지 못함을 지칭한다.
고주파 파워의 주파수 : 27.12MHz
온 주기(T1) + 오프 주기(T2) : 100㎲
듀티율 : 30%, 50%, 70%, 100%
파워 밀도 : 0.5W/cm2
막 형성 압력 : 190Pa
막 형성 온도 : 340℃
TEOS 유속/O2 유속 : 1/50
[표 1]
도 3a에서 듀티율이 30%인 경우, 상기 플랫 밴드 전압은 약 -18V로 큰 값을 같는다. 상기 듀티율이 50%, 70% 및 100%인 경우 상기 플랫 밴드 전압은 -2V로 작은 값을 갖는다. 다시 말하면, 본 실시예의 상기 막 형성 조건들에서 상기 듀티율이 증가함에 따라(온 주기(T1)가 연장됨에 따라) 불순물의 함량 및 막 흠결이 작은 바람직한 실리콘 산화막이 얻어짐을 명확히 알 수 있다.
도 3b에서 상기 표면 코팅 속도는 상기 듀티율이 70% 및 100%일 때 60% 이하의 낮은 값을 보이며, 상기 듀티율이 30% 및 50%일 때 상기 표면 코팅 속도는 70%를 초과한다. 일 실시예에서, 타겟 코팅 속도가 70%일 때, 상기 타겟 코팅 속도를 만족하는 듀티율의 범위는 30% 내지 50%이고, 상기의 경우 최대값은 50%이다.
타겟 듀티율이 50%로 설정되는 경우, 즉 온 주기(T1) 및 오프 주기(T2)가 각각 50㎲로 설정되는 경우, 타겟 코팅 특성을 만족시키면서 플랫 밴드 전압이 0V에 가까운 실리콘 산화막이 얻어진다.
본 발명의 실시예에 따른 상기의 막 형성 방법은 하기의 이점들이 있다.
(1) 실리콘 절연막의 표면 코팅 속도가 타겟 코팅 속도를 만족하는 듀티율의 범위가 먼저 얻어지며, 상기 범위에서 최대값이 맥파의 타겟 듀티율로 설정된다.
따라서, 상기 표면 코팅 속도가 타겟 값을 만족하는 상기 범위에서, 고주파 파워의 오프 주기(T2)는 최소 시간으로 단축되며, 상기 고주파 파워의 온 주기(T1)는 최장 시간으로 연장된다. 결과적으로, 상기 고주파 파워의 오프 주기(T2)가 상기 타겟 코팅 속도를 만족하는 표면 코팅 속도를 실현하는 반면, 상기 고주파 파워의 온 주기(T1)는 상기 반응 시스템에 공급되는 파워의 크기를 최대화한다. 이는 실리콘 절연막의 플랫 밴드 변동이 증가하는 등의 전기적 특성의 열화를 억제하고 상기 표면 코팅 속도를 증가시킨다. 더욱이, 게이트 절연막의 두께가 얇아지며, TFT의 전기적 특성이 향상된다.
(2) 바람직하게는, 고주파 파워의 주파수는 27.12MHz이며, 온 주기(T1) 및 오프 주기(T2)는 각각 50㎲이다. 또한 바람직하게는, 막 형성시 진공 챔버(11)의 압력은 80Pa 내지 300Pa이고 상부 전극(13)의 파워 밀도는 0.1W/cm2 내지 1.0W/cm2이다.
이는 듀티율의 표면 코팅 속도에의 의존성 및 상기 듀티율의 플랫 밴드 전압에의 의존성의 표준화를 가능케 한다. 다시 말하면, 상기 고주파 파워의 듀티율의 감소가 작아지고 이는 실리콘 절연막의 표면 코팅 속도의 증가를 가능케 한다. 상기 고주파 파워의 듀티율 증가는 상기 실리콘 절연막의 플랫 밴드 전압이 0V에 근접토록 한다. 따라서, 상기 실리콘 절연막의 전기적 특성의 열화가 억제되며 상기 표면 코팅 속도가 증가하게 된다.
펄스화된 고주파 파워의 듀티율은 실리콘 절연막의 타겟 코팅 속도를 만족하는 최대 듀티율에 한정되지 않는다. 일 실시예에 있어서, 상기 실리콘 절연막의 상기 타겟 코팅 속도를 만족하는 듀티율의 범위가 30% 내지 50%이고, 상기 실리콘 절연막의 플랫 밴드 전압을 소정의 전압 범위(예를 들면, -2V 내지 0V)로 유지하는 듀티율의 범위가 40% 내지 50%일 때, 상기 펄스화된 고주파 파워의 듀티율은 40% 내지 50%의 범위로 설정될 수 있다.
T1 : 온(ON) 주기 T2 : 오프(OFF) 주기
10 : 막 형성 장치 11 : 진공 챔버
14 : 파워 공급 유닛 15 : 고주파 파워 공급부
16 : 펄스 파워 공급부
10 : 막 형성 장치 11 : 진공 챔버
14 : 파워 공급 유닛 15 : 고주파 파워 공급부
16 : 펄스 파워 공급부
Claims (5)
- 삭제
- 진공 챔버 내에 배치된 기판 상에 실리콘 절연막을 형성하는 막 형성 방법에 있어서,
상기 진공 챔버에 유기 실란 화합물과 산화 가스를 함유하는 혼합 가스를 공급하는 단계;
펄스화된 고주파 파워를 발생시켜 간헐적으로 고주파 파워를 공급하는 단계; 및
상기 펄스화된 고주파 파워에 의해 상기 혼합 가스를 플라즈마화하여 상기 기판 상에 실리콘 절연막을 형성하는 단계를 포함하며,
상기 펄스화된 고주파 파워를 발생시키는 단계는 상기 실리콘 절연막의 플랫 밴드 전압의 절대값을 2V 이하로 유지하며 상기 실리콘 절연막의 표면 코팅 속도의 타겟 값을 만족하는 듀티율을 갖는 상기 펄스화된 고주파 파워를 발생시키는 단계를 포함하는 것을 특징으로 하는 막 형성 방법. - 제 2 항에 있어서, 실제로 상기 실리콘 절연막을 형성하기 전에 복수의 기판 상에 실리콘 절연막의 형성 공정을 예비적으로 수행하는 단계를 더 포함하며, 상기 실리콘 절연막의 형성 공정을 예비적으로 수행하는 단계는,
상이한 듀티율들을 갖는 펄스화된 고주파 파워로 각각의 상기 복수의 기판 상에 상기 실리콘 절연막을 형성하는 단계; 및
각각의 상기 기판 상에 형성된 상기 실리콘 절연막의 표면 코팅 속도로부터 상기 표면 코팅 속도의 타겟 값을 만족하는 듀티율의 범위를 결정하는 단계를 포함하는 것을 특징으로 하는 막 형성 방법. - 제 2 항에 있어서, 상기 고주파 파워는 27.12MHz의 주파수를 가지며,
온(ON) 주기 및 오프(OFF) 주기는 상기 펄스화된 고주파 파워의 일 사이클 동안 각각 50마이크로초(㎲)인 것을 특징으로 하는 막 형성 방법. - 제 4 항에 있어서, 상기 실리콘 절연막 형성시 상기 진공 챔버의 압력은 80Pa 내지 300Pa이며, 상기 펄스화된 고주파 파워의 파워 밀도는 0.1W/cm2 내지 1.0W/cm2인 것을 특징으로 하는 막 형성 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2008-037464 | 2008-02-19 | ||
| JP2008037464 | 2008-02-19 | ||
| PCT/JP2009/052482 WO2009104531A1 (ja) | 2008-02-19 | 2009-02-16 | 成膜方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100109977A KR20100109977A (ko) | 2010-10-11 |
| KR101170493B1 true KR101170493B1 (ko) | 2012-08-01 |
Family
ID=40985412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107019426A KR101170493B1 (ko) | 2008-02-19 | 2009-02-16 | 막 형성 방법 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPWO2009104531A1 (ko) |
| KR (1) | KR101170493B1 (ko) |
| CN (1) | CN101946312A (ko) |
| TW (1) | TWI477644B (ko) |
| WO (1) | WO2009104531A1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140086607A (ko) * | 2012-12-28 | 2014-07-08 | 주식회사 테스 | 박막 고속 증착방법 및 증착장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198364A (ja) * | 2000-12-25 | 2002-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3388651B2 (ja) * | 1995-04-07 | 2003-03-24 | 株式会社アルバック | 絶縁膜の形成方法 |
| JP2820070B2 (ja) * | 1995-08-11 | 1998-11-05 | 日本電気株式会社 | プラズマ化学気相成長法とその装置 |
-
2009
- 2009-02-16 WO PCT/JP2009/052482 patent/WO2009104531A1/ja active Application Filing
- 2009-02-16 JP JP2009554290A patent/JPWO2009104531A1/ja active Pending
- 2009-02-16 KR KR1020107019426A patent/KR101170493B1/ko active IP Right Grant
- 2009-02-16 CN CN2009801057589A patent/CN101946312A/zh active Pending
- 2009-02-18 TW TW098105086A patent/TWI477644B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198364A (ja) * | 2000-12-25 | 2002-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100109977A (ko) | 2010-10-11 |
| TW200936800A (en) | 2009-09-01 |
| TWI477644B (zh) | 2015-03-21 |
| WO2009104531A1 (ja) | 2009-08-27 |
| CN101946312A (zh) | 2011-01-12 |
| JPWO2009104531A1 (ja) | 2011-06-23 |
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