JPWO2007148462A1 - 制御装置 - Google Patents

Abstract

簡易な構成でユニット間のデータ転送を高速に行なう制御装置を得るために、バックプレーン（２）に装着された複数のユニット（Ｕ１）〜（Ｕ５）間でデータの送受信を行なってユニット（Ｕ１）〜（Ｕ５）間でデータを共有する制御装置１において、ユニット（Ｕ１）〜（Ｕ５）の夫々に対してバックプレーン（２）に配設された１対１の通信線（Ｌ１）〜（Ｌ５）を介して接続されるとともに、通信線（Ｌ１）〜（Ｌ５）を用いてユニット（Ｕ１）〜（Ｕ５）間のデータの中継を行なう通信制御部（２１）を備える。

Description

本発明は、ユニット間でデータ通信を行なう制御装置に関するものである。

近年、位置決め装置や温度調整装置などの種々の装置の動作が複雑化している。このような装置を制御する方法として、例えばシーケンサや位置決めコントローラなどの種々のユニットを組み合わせて装置制御する技術の開発が進められている。例えば、ビルディングブロック型の複数のユニットを任意に組み合わせてバックプレーンに接続するとともに、各ユニット間でデータを送受信し合ってデータを共有し、所定の装置を制御する技術（装置制御システム）がある。

このような装置制御システムでは、例えばシーケンサの機能を有したユニット内にラダープログラムを作成しておく。そして、シーケンサはラダープログラム内の条件に基づいて、位置決めコントローラに予め設定された位置決めプログラムの起動指令などを行なっている。位置決めコントローラでは、シーケンサからの起動指令などに従って位置決め処理を行うとともに、状態データなどをシーケンサに送信している。

特許文献１に記載の同期コントローラは、複数のモジュール（ユニット）が他のユニットと同期を取りながらデータ交換を行なうために、各ユニットが共通バスに接続されている。そして、共通バスを介してユニット間のデータ交換を行ない、ユーザプログラムの演算実行を行なっている。

特開２００５−２９３５６９号公報

しかしながら、上記従来の技術では、ユーザが各ユニットをバックプレーン上の所望の位置に装着させており、バックプレーン上の全てのスロットに所定のユニットが装着されるとは限らない。このため、ユニットのバックプレーン上への装着位置（ユニットの共通バスへの接続位置）やユニットのバックプレーン上への装着数（ユニットの共通バスへの接続数）等の装着条件の違いによって共通バス上の電気的特性が変化することとなる。また、同一の共通バスに複数のユニットを接続しているため、共通バス上の電気的な負荷が大きくなる。このように、上記従来の技術では、共通バス上の電気的特性の変化や共通バス上の電気的な負荷のために、共通バス上でのデータの転送速度を上げることができず、ユニット間で高速なデータ転送を行なえないといった問題があった。

本発明は、上記に鑑みてなされたものであって、簡易な構成でユニット間のデータ転送を高速に行なう制御装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、バックプレーンに装着された複数のユニット間でデータの送受信を行なって前記ユニット間でデータを共有する制御装置において、前記ユニットの夫々に対して前記バックプレーンに配設された１対１の通信線を介して接続されるとともに、前記通信線を用いて前記ユニット間のデータの中継を行なう通信部を備えることを特徴とする。

この発明によれば、ユニット間のデータの中継を行なう通信部とユニットのそれぞれを１対１の通信線を介して接続するので、簡易な構成で各通信線上のデータの転送速度を上げることができ、ユニット間で高速なデータ転送を行なうことが可能になるという効果を奏する。

図１は、本発明に係る制御装置の構成を示す斜視図である。 図２は、実施の形態１に係る制御装置の構成を示す上面図である。 図３は、実施の形態１に係る制御装置の構成を示すブロック図である。 図４は、ユニット間のデータの送受信のタイミングを説明するための図である。 図５は、ユニット間のデータの送受信処理を説明するための図である。 図６は、実施の形態２に係る制御装置の構成を示すブロック図である。 図７は、実施の形態２に係る制御装置の動作手順を示すフローチャートである。 図８は、エラーチェック結果データの送受信のタイミングを説明するための図である。 図９は、実施の形態３に係る制御装置の構成を示すブロック図である。 図１０は、実施の形態４に係る制御装置の構成を示すブロック図（１）である。 図１１は、実施の形態４に係る制御装置の構成を示すブロック図（２）である。

符号の説明

１ 制御装置
２ バックプレーン
２０ 制御回路
２１，２１ａ 通信制御部
２２ 信号伝送部
２３ エラー検出部
２４ エラー通知部
３１〜３５ 通信部
４１〜４５ コネクタ
５０ 共通バス
５１，５２ エラー判定部
Ｃ１〜Ｃ５ 通信制御部
Ｌ１〜Ｌ５ 通信線
Ｍ１〜Ｍ５ ２ポートメモリ
Ｐ１〜Ｐ５ プロセッサ
Ｕ１〜Ｕ５，Ｘ１，Ｙ１，Ｙ２ ユニット

以下に、本発明にかかる制御装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明に係る制御装置の構成を示す斜視図である。制御装置１は、バックプレーン２とビルディングブロック型の１〜複数のユニットを備えている。制御装置１（バックプレーン２）は、１〜複数のユニットを着脱可能な構成となっている。制御装置１は、例えばＮ（Ｎは自然数）個のユニットを装着可能な構成となっており、必要に応じてＭ（Ｍは自然数、Ｍ≦Ｎ）個のユニットが任意の位置に装着される。ここでは、制御装置１の一例として、制御装置１が５つのユニットＵ１〜Ｕ５を備えている場合を示している。

バックプレーン２は、例えば板状の形状を有している。バックプレーン２は、板面部の表側にユニットを装着するための複数のスロット（図示せず）を備えており、このスロットにユニットを装着する。

各ユニットＵ１〜Ｕ５は、例えば直方体の形状を有している。各ユニットＵ１〜Ｕ５は、前面側に操作盤、信号の入力端子、信号の出力端子などを備えている。また、各ユニットＵ１〜Ｕ５は、背面側にバックプレーン２と接続するための接続ピンなどを備えている。

制御装置１においては、バックプレーン２の各スロットにユニットＵ１〜Ｕ５が装着されるとともに、バックプレーン２の上面側と各ユニットＵ１〜Ｕ５の背面側がコネクタなどを介して接続されている。

図２は、実施の形態１に係る制御装置の構成を示す上面図である。バックプレーン２は、例えばプリント基板などを含んで構成されており、このプリント基板上などに所定の回路（制御回路２０など）を備えている。制御回路２０は、ユニットＵ１〜Ｕ５間でデータの送受信を行なうための回路（後述する通信制御部２１）を含んで構成されている。また、バックプレーン２は、各ユニットＵ１〜Ｕ５と接続する板面部の表側にコネクタ４１〜４５を備えている。

バックプレーン２の制御回路２０は、コネクタ４１〜４５を介してユニットＵ１〜Ｕ５と接続する。ここでは、各コネクタ４１〜４５が、それぞれユニットＵ１〜Ｕ５に接続されている場合を示している。

図３は、実施の形態１に係る制御装置の構成を示すブロック図である。制御装置１は、ユニットＵ１〜Ｕ５、バックプレーン２を備えている。ユニットＵ１〜Ｕ５は、それぞれシーケンサ機能、位置決め機能、温度調整機能など種々の機能を有しており、ユニットＵ１〜Ｕ５間でデータを送受信してデータを共有する。ユニットＵ１〜Ｕ５は、それぞれバックプレーン２と接続している。

ユニットＵ１はプロセッサＰ１と通信部３１を備え、ユニットＵ２はプロセッサＰ２と通信部３２を備え、ユニットＵ３はプロセッサＰ３と通信部３３を備えている。また、ユニットＵ４はプロセッサＰ４と通信部３４を備え、ユニットＵ５はプロセッサＰ５と通信部３５を備えている。

ユニットＵ１の通信部３１は２ポートメモリＭ１と通信制御部Ｃ１を備え、ユニットＵ２の通信部３２は２ポートメモリＭ２と通信制御部Ｃ２を備え、ユニットＵ３の通信部３３は２ポートメモリＭ３と通信制御部Ｃ３を備えている。また、ユニットＵ４の通信部３４は２ポートメモリＭ４と通信制御部Ｃ４を備え、ユニットＵ５の通信部３５は２ポートメモリＭ５と通信制御部Ｃ５を備えている。

ここで、各ユニットＵ１〜Ｕ５の詳細について説明する。なお、ユニットＵ１〜Ｕ５は同様の構成を有するので、ここではユニットＵ１を例にとって説明する。ユニットＵ１において、プロセッサＰ１は、通信部３１の２ポートメモリＭ１に接続し、２ポートメモリＭ１は通信制御部Ｃ１に接続している。

プロセッサ（マイクロプロセッサ）Ｐ１は、データの演算・加工手段であり、ユニットＵ１を制御するとともに必要に応じて通信部３１や外部装置（図示せず）に所定の情報を送信する。プロセッサＰ１は、所定の記憶手段（図示せず）が記憶するプログラムを読み込むとともに、読み込んだプログラムの指示に基づいて、例えばメモリなどの情報の記憶手段（２ポートメモリＭ１など）からデータを受け取る。プロセッサＰ１は、２ポートメモリＭ１などから受け取ったデータをプログラムに従って演算・加工し、外部装置などに送出する。

２ポートメモリＭ１は、１つのメモリセルに対して、２以上の内部入出力バス（ポート）を介して、外部からのデータの出し入れを行うメモリである。２ポートメモリＭ１は、プロセッサＰ１から読出し／書込みが可能なポートと、通信制御部Ｃ１から読出し／書込みが可能なポートを備えている。２ポートメモリＭ１は、プロセッサＰ１によって書き込まれたデータを記憶するとともに、ユニットＵ２〜Ｕ５（２ポートメモリＭ２〜Ｍ５）から送信されるデータを記憶する。

通信制御部Ｃ１は、通信線Ｌ１を介してバックプレーン２の通信制御部２１に接続している。通信制御部Ｃ１は、２ポートメモリＭ１とバックプレーン２との間でデータを送受信する際の通信を制御する。通信制御部Ｃ１は、プロセッサＰ１によって２ポートメモリＭ１に書き込まれたデータをバックプレーン２を介して他のユニットＵ２〜Ｕ５に送信するとともに、他のユニットＵ２〜Ｕ５がバックプレーン２に送信したデータをバックプレーン２から受信し、２ポートメモリＭ１に記憶させる。

通信制御部Ｃ１は、２ポートメモリＭ１から読み出したデータ（パラレルデータ）をシリアル変換し、シリアル信号としててバックプレーン２に送信する。また、通信制御部Ｃ１は、バックプレーン２から受信したデータ（シリアルデータ）をパラレル変換して２ポートメモリＭ１に書き込む。

実施の形態１では、各ユニットＵ１〜Ｕ５の通信制御部Ｃ１〜Ｃ５が、それぞれ１対１の通信線Ｌ１〜Ｌ５を介してバックプレーン２の通信制御部２１と接続している。すなわち、バックプレーン２の通信制御部２１は、バックプレーン２に装着される各ユニットＵ１〜Ｕ５と１対１で接続されている。なお、ここでの１対１の通信線Ｌ１〜Ｌ５は、共通バスとは異なるものであり、ユニットＵ１〜Ｕ５の夫々に対して通信制御部２１と各ユニットＵ１〜Ｕ５とを物理的に１対１で接続（ユニットＵ１〜Ｕ５毎に１本ずつ個別に接続）するものである。

バックプレーン２は、通信制御部（通信部）２１を備えている。通信制御部２１は、各ユニットＵ１〜Ｕ５からデータ（シリアルデータ）を受信すると、この受信データの波形再生（整形）を行ない、データの送信元となったユニット以外のユニットに受信データを送信（分配）する。これにより、通信制御部２１はユニット間のデータの中継を行なう。バックプレーン２の通信制御部２１は、例えばユニットＵ１からデータを受信すると、このデータをユニットＵ２〜Ｕ５に送信する。なお、ここでは各ユニットＵ１〜Ｕ５とバックプレーン２を接続するコネクタの図示を省略している。

つぎに、制御装置１内の各ユニットＵ１〜Ｕ５間におけるデータの送受信の手順について説明する。制御装置１では、所定の周期でユニットＵ１〜Ｕ５間のデータ交換を行なう。制御装置１のユニットＵ１〜Ｕ５のうち、マスタユニットに設定されるユニットが、同期通信を行なうための情報（同期周期マスタ（同期マスタ））を記憶しておく。マスタユニットに設定されて同期マスタを保持しているユニットは、同期マスタに従って所定の周期（タイミング）でバックプレーン２へデータの送信を行なう。一方、マスタユニット以外のユニットは、マスタユニットから送信されるデータに同期して、所定のタイミングでバックプレーン２へデータの送信を行なう。

例えば、ユニットＵ１がマスタユニットであれば、通信制御部Ｃ１は、制御装置１内で１周期のデータの送受信を行なう際、他のユニットＵ２〜Ｕ５よりも先に２ポートメモリＭ１内の所定のデータをバックプレーン２に送信し、制御装置１内での１周期のデータの送受信を開始させる。

また、ユニットＵ１がマスタユニットでなければ、通信制御部Ｃ１は、制御装置１内で１周期のデータの送受信を行なう際、マスタユニットに設定されたユニット（ユニットＵ２〜Ｕ５の何れか）からバックプレーン２を介してデータを受信した後、所定時間の経過後に２ポートメモリＭ１内の所定のデータをバックプレーン２に送信する。ここでの所定時間の計測は、プロセッサＰ１が測定してもよいし、通信制御部Ｃ１が測定してもよい。

図４は、ユニット間のデータの送受信のタイミングを説明するための図である。ここでは、制御装置１においてユニットＵ１がマスタユニットに設定されている場合を一例として示している。また、ここではデータ送信を行なうユニットの順番の一例として、マスタユニット（ユニットＵ１）、ユニットＵ２、ユニットＵ３、ユニットＵ４、ユニットＵ５の順番でデータ送信を行なうよう設定している。すなわち、ユニットＵ２へは、ユニットＵ１からデータを受信した後、ｘ秒後にバックプレーン２にデータを送信するよう設定し、ユニットＵ３へは、ユニットＵ１からデータを受信した後、（ｘ＋ｔ）秒後にバックプレーン２にデータを送信するよう設定しておく。さらに、ユニットＵ４へは、ユニットＵ１からデータを受信した後、（ｘ＋２ｔ）秒後にバックプレーン２にデータを送信するよう設定し、ユニットＵ５へは、ユニットＵ１からデータを受信した後、（ｘ＋３ｔ）秒後にバックプレーン２にデータを送信するよう設定しておく。

まず、マスタユニットに設定されて同期マスタを保持しているユニットＵ１は、同期マスタに従ってバックプレーン２へデータの送信を行なう。具体的には、プロセッサＰ１によって２ポートメモリＭ１に書き込まれたデータを通信制御部Ｃ１がバックプレーン２へ送信する。このとき、通信制御部Ｃ１は、２ポートメモリＭ１に書き込まれたデータをシリアル変換してバックプレーン２に送信する。通信制御部Ｃ１からのデータ（シリアルデータ）は、通信線Ｌ１を介してバックプレーン２に送られる。

ユニットＵ１（通信制御部Ｃ１）からバックプレーン２に送信されたデータは、バックプレーン２の通信制御部２１が受信する。通信制御部２１は、ユニットＵ１からデータを受信すると、この受信データの波形再生を行ない、データの送信元となったユニットＵ１以外のユニットＵ２〜Ｕ５に受信データを送信（分配）する。通信制御部２１からユニットＵ２〜Ｕ５へのデータは、それぞれ通信線Ｌ２〜Ｌ５を介して送信される。これにより、ユニットＵ２〜Ｕ５は、ユニットＵ１が送信したデータを受信する（１）。

ユニットＵ２〜Ｕ５では、通信制御部Ｃ２〜Ｃ５がユニットＵ１からのデータをパラレル変換し、２ポートメモリＭ２〜Ｍ５に記憶させる。２ポートメモリＭ２〜Ｍ５が記憶するデータは、必要に応じてプロセッサＰ２〜Ｐ５が読み出し処理を行う。

つぎに、マスタユニット（ユニットＵ１）の次にデータ送信するよう設定されたユニットＵ２がデータの送信を開始する。ユニットＵ２は、ユニットＵ１からのデータの受信を完了した後、ｘ秒後にバックプレーン２へのデータの送信を開始する。ここでのユニットＵ２は、ユニットＵ１と同様の処理によって、２ポートメモリＭ１に書き込まれたデータをバックプレーン２に送信する。すなわち、ユニットＵ２のプロセッサＰ２によって２ポートメモリＭ２に書き込まれたデータを通信制御部Ｃ２がバックプレーン２へ送信する。このとき、通信制御部Ｃ２は、２ポートメモリＭ２に書き込まれたデータをシリアル変換してバックプレーン２に送信する。通信制御部Ｃ２からのデータ（シリアルデータ）は、通信線Ｌ２を介してバックプレーン２に送られる。

ユニットＵ２（通信制御部Ｃ２）からバックプレーン２に送信されたデータは、バックプレーン２の通信制御部２１が受信する。通信制御部２１は、ユニットＵ２からデータを受信すると、この受信データの波形再生を行ない、データの送信元となったユニットＵ２以外のユニットＵ１，Ｕ３〜Ｕ５に受信データを送信（分配）する。通信制御部２１からユニットＵ１，Ｕ３〜Ｕ５へのデータは、それぞれ通信線Ｌ１，Ｌ３〜Ｌ５を介して送信される。これにより、ユニットＵ１，Ｕ３〜Ｕ５は、ユニットＵ２が送信したデータを受信する（２）。

ユニットＵ１，Ｕ３〜Ｕ５では、通信制御部Ｃ１，Ｃ３〜Ｃ５がユニットＵ２からのデータをパラレル変換し、２ポートメモリＭ１，Ｍ３〜Ｍ５に記憶させる。２ポートメモリＭ１，Ｍ３〜Ｍ５が記憶するデータは、必要に応じてプロセッサＰ１，Ｐ３〜Ｐ５が読み出し処理を行う。

ユニットＵ３は、ユニットＵ１からのデータの受信を完了した後、（ｘ＋ｔ）秒後にバックプレーン２へのデータの送信を開始する。ユニットＵ３から通信線Ｌ３を介してバックプレーン２へ送信されたデータは、通信線Ｌ１，Ｌ２，Ｌ４，Ｌ５を介してユニットＵ１，Ｕ２，Ｕ４，Ｕ５に送信される。これにより、ユニットＵ１，Ｕ２，Ｕ４，Ｕ５は、ユニットＵ３からのデータを受信する（３）。

ユニットＵ１，Ｕ２，Ｕ４，Ｕ５では、通信制御部Ｃ１，Ｃ２，Ｃ４，Ｃ５がユニットＵ３からのデータをパラレル変換し、２ポートメモリＭ１，Ｍ２，Ｍ４，Ｍ５に記憶させる。２ポートメモリＭ１，Ｍ２，Ｍ４，Ｍ５が記憶するデータは、必要に応じてプロセッサＰ１，Ｐ２，Ｐ４，Ｐ５が読み出し処理を行う。

以下、同様にユニットＵ４は、ユニットＵ１からのデータの受信を完了した後、（ｘ＋２ｔ）秒後にバックプレーン２へのデータの送信を開始する。ユニットＵ４から通信線Ｌ４を介してバックプレーン２へ送信されたデータは、通信線Ｌ１〜３，Ｌ５を介してユニットＵ１〜Ｕ３，Ｕ５に送信される。これにより、ユニットＵ１〜Ｕ３，Ｕ５は、ユニットＵ４からのデータを受信する（４）。

ユニットＵ１〜Ｕ３，Ｕ５では、通信制御部Ｃ１〜Ｃ３，Ｃ５がユニットＵ４からのデータをパラレル変換し、２ポートメモリＭ１〜Ｍ３，Ｍ５に記憶させる。２ポートメモリＭ１〜Ｍ３，Ｍ５が記憶するデータは、必要に応じてプロセッサＰ１〜Ｐ３，Ｐ５が読み出し処理を行う。

また、ユニットＵ５は、ユニットＵ１からのデータの受信を完了した後、（ｘ＋３ｔ）秒後にバックプレーン２へのデータの送信を開始する。ユニットＵ５から通信線Ｌ５を介してバックプレーン２へ送信されたデータは、通信線Ｌ１〜Ｌ４を介してユニットＵ１〜Ｕ４に送信される。これにより、ユニットＵ１〜Ｕ４は、ユニットＵ５からのデータを受信する（５）。

ユニットＵ１〜Ｕ４では、通信制御部Ｃ１〜Ｃ４がユニットＵ５からのデータをパラレル変換し、２ポートメモリＭ１〜Ｍ４に記憶させる。２ポートメモリＭ１〜Ｍ４が記憶するデータは、必要に応じてプロセッサＰ１〜Ｐ４が読み出し処理を行う。

これにより、制御装置１では１周期のデータの送受信を完了し、次の周期のデータの送受信を行なう。次の周期のデータの送受信においても、まず、マスタユニットに設定されて同期マスタを保持しているユニットＵ１が、同期マスタに従ってバックプレーン２へデータの送信を行なう。そして、ユニットＵ２〜Ｕ５がユニットＵ１からのデータを受信する（６）。以下、（２）〜（５）と同様の処理によってユニットＵ２〜Ｕ５からデータが送信されるとともに、データの送信元以外のユニットによって送信されたデータが受信される。

なお、ここでは、ユニットＵ１がマスタユニットになる場合について説明したが、通信制御部２１が同期マスタを保持することとしてもよい。この場合、通信制御部２１から各ユニットＵ１〜Ｕ５へ、データ送受信を開始させるための情報（開始指示）を送信し、各ユニットＵ１〜Ｕ５はこの開始指示を基準に自ユニットからのデータの送信を開始する。

通信制御部２１が同期マスタを保持することによって、各ユニットＵ１〜Ｕ５が同期マスタを保持する必要がなくなる。これにより、マスタユニットとなるユニットＵ１〜Ｕ５の何れかが故障した場合などであっても、故障をしていないユニット間でのデータ通信を行なうことが可能となる。

また、ここでは、マスタユニット以外のユニットは、マスタユニットからデータを受信した後の所定時間経過後にデータ送信を開始することとしたが、各マスタユニット以外のユニットにおいて、データ送信の順番を規定した情報テーブルを保持しておき、この情報テーブルに従ってデータの送信を行なってもよい。

例えば、ユニットＵ１（マスタユニット）、ユニットＵ２、ユニットＵ３、ユニットＵ４、ユニットＵ５の順番でデータ送信を開始するよう、情報テーブルにデータ送信の順番を規定しておく。そして、ユニットＵ２は、ユニットＵ１からのデータ受信を完了した後に、自ユニットのデータ送信を開始し、ユニットＵ３は、ユニットＵ２からのデータ受信を完了した後に、自ユニットのデータ送信を開始する。ユニットＵ４は、ユニットＵ３からのデータ受信を完了した後に、自ユニットのデータ送信を開始し、ユニットＵ５は、ユニットＵ４からのデータ受信を完了した後に、自ユニットのデータ送信を開始する。また、時間、順序を規定した情報テーブルではなく、マスタユニットからの指令に基づいて、マスタユニット以外のユニットがデータ送信を開始してもよい。

ここで、ユニット間のデータの送受信処理について説明する。図５は、ユニット間のデータの送受信処理を説明するための図である。各ユニットＵ１〜Ｕ５から送信されたデータは他のユニットで受信されて記憶される。すなわち、データの送信元となるユニットによって他のユニットへのデータの書き込み処理が行われ、データの受信先となるユニットによって他のユニットからのデータの読み出し処理が行われる。

例えば、ユニットＵ２の２ポートメモリＭ２に記憶しているデータＤ２は、ユニットＵ２によって他のユニットＵ１，Ｕ３〜Ｕ５（２ポートメモリＭ１，Ｍ３〜Ｍ５）へ書き込み処理が行われる。

一方、ユニットＵ１，Ｕ３〜Ｕ５から見ると、ユニットＵ１，Ｕ３〜Ｕ５（２ポートメモリＭ１，Ｍ３〜Ｍ５）はユニットＵ２の２ポートメモリＭ２に記憶しているデータＤ２の読み出し処理を行っている。

ユニットＵ２の２ポートメモリＭ２に記憶しているデータＤ２は、ユニットＵ１，Ｕ３〜Ｕ５の２ポートメモリＭ１，Ｍ３〜Ｍ５内の所定の位置（アドレス）で記憶されることとなる。これにより、各ユニットＵ１〜Ｕ５が格納する自ユニットのデータ（制御データ）を各ユニットＵ１〜Ｕ５で共有することが可能となる。

なお、実施の形態１では制御装置１が５つのユニットＵ１〜Ｕ５を備える場合について説明したが、制御装置１が４つ以下または６つ以上のユニットを備える構成としてもよい。また、各ユニットＵ１〜Ｕ５、バックプレーン２（通信制御部２１）は、それぞれ受信したデータのエラーチェックを行なってもよい。

また、実施の形態１では各ユニットＵ１〜Ｕ５がプロセッサＰ１〜Ｐ５を備える構成としたが、各ユニットＵ１〜Ｕ５は例えばデジタルＩ／Ｏユニットのようなプロセッサを有さないユニットであってもよい。ユニットＵ１〜Ｕ５がプロセッサを有さない場合、ユニットＵ１〜Ｕ５は例えば通信制御部Ｃ１〜Ｃ５のタイマ機能などを用いてデータ送信のタイミングを測定する。

このように実施の形態１によれば、バックプレーン２（通信制御部２１）と各ユニットＵ１〜Ｕ５を１対１の通信線Ｌ１〜Ｌ５で接続しているので、バックプレーン２上のパターン配線を簡易な構成で達成できるとともに、バックプレーン２と各ユニットＵ１〜Ｕ５を接続するコネクタの信号数を少なくすることが可能となる。

また、通信制御部２１と各ユニットＵ１〜Ｕ５を１対１の通信線Ｌ１〜Ｌ５で接続しているので、各ユニットＵ１〜Ｕ５のバックプレーン２上への装着位置やユニットのバックプレーン２上への装着数等の装着条件が変化しても、通信線Ｌ１〜Ｌ５上の電気的特性を安定させることができる。また、通信制御部２１と各ユニットＵ１〜Ｕ５を１対１の通信線Ｌ１〜Ｌ５で接続しているので、各通信線Ｌ１〜Ｌ５上の電気的な負荷が小さくなる。また、通信制御部２１と各ユニットＵ１〜Ｕ５を１対１の通信線Ｌ１〜Ｌ５で接続しているので、通信制御部２１の電気的負荷が小さくなる。したがって、各通信線Ｌ１〜Ｌ５上でデータの転送速度を上げることができ、ユニットＵ１〜Ｕ５間で高速なデータ転送を行なうことが可能になる。

実施の形態２．
つぎに、図６〜図８を用いてこの発明の実施の形態２について説明する。実施の形態２ではバックプレーン２の通信制御部２１が各ユニットＵ１〜Ｕ５から受信したデータのエラーをチェックし、各ユニットＵ１〜Ｕ５にエラーのチェック結果を通知する。

図６は、実施の形態２に係る制御装置の構成を示すブロック図である。図６の各構成要素のうち図３に示す実施の形態１の制御装置１と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

ユニットＵ１では、通常受信データのエラーチェックを行なっているが、ユニットＵ１内に受信エラーを検出する機能のみを有する場合、送信側ユニットでエラー発生したか受信側ユニットでエラーが発生したかを区別できない。実施の形態２では、バックプレーン２上のエラー検出手段、エラーの通知手段と、これらに対応するユニット内のエラー判定手段を追加することによってエラー発生箇所の特定を容易にする。実施の形態２に係る制御装置１は、通信制御部２１が信号伝送部２２、エラー検出部２３、エラー通知部２４を備えている。また、制御装置１の各ユニットＵ１〜Ｕ５が通信部３１〜３５内に通信エラーの判定を行なう手段を備えている。

信号伝送部（分配器）２２は、各ユニットＵ１〜Ｕ５間で送受信されるデータの転送処理を行う。エラー検出部２３は、信号伝送部２２に接続され、信号伝送部２２がユニットＵ１〜Ｕ５から受信したデータにエラーがあるか否かをチェックするとともに、チェック結果をエラー通知部２４に送信する。エラー検出部２３は、例えば信号伝送部２２が伝送する全データを生成多項式によってＣＲＣ（Cyclic Redundancy Check）チェックし、ＣＲＣエラーを検出する。

エラー通知部２４は、エラー検出部２３から送信されるエラーのチェック結果に基づいて、信号伝送部２２へデータを送信したユニット（送信側のユニット）や信号伝送部２２が受信データを転送するユニット（受信側のユニット）へエラーのチェック結果を示すデータ（エラーチェック結果データ）（エラー情報）を送信する。

ユニットＵ１は、通信エラーの判定を行なう手段としてエラー判定部（エラー特定部）５１を備え、ユニットＵ２は、通信エラーの判定を行なう手段としてエラー判定部５２を備えている。なお、図６では、ユニットＵ３〜Ｕ５が備えるエラー判定部等の図示を省略している。

エラー判定部５１，５２は、通信制御部２１のエラー通知部２４から送信されるエラーチェック結果データ、他のユニットやバックプレーン２から受信したデータに基づいて、送信したデータや受信したデータにエラーがあるか否かの判定やエラーの発生箇所の特定を行なう。

つぎに、実施の形態２に係る制御装置の動作手順について説明する。図７は、実施の形態２に係る制御装置の動作手順を示すフローチャートである。ここでは、制御装置１の動作手順の一例として、ユニットＵ１のデータをユニットＵ２〜Ｕ５に送信する場合について説明する。なお、制御装置１において実施の形態１の制御装置１と同様の動作を行なう処理についてはその説明を省略する。

ユニットＵ１は、２ポートメモリＭ１に記憶するデータを所定のタイミングでバックプレーン２の通信制御部２１に送信する。通信制御部２１の信号伝送部２２は、通信線Ｌ１を介してユニットＵ１からのデータを受信する（ステップＳ１０）。信号伝送部２２は、この受信データの信号波形を再生してユニットＵ２〜Ｕ５に分配（送信）する（ステップＳ２０，Ｓ３０）。

また、信号伝送部２２は、ユニットＵ１から受信したデータをエラー検出部２３に入力する。エラー検出部２３は、信号伝送部２２によって入力されたデータ（受信データ）のエラーチェックを行なう（ステップＳ４０）。

エラー検出部２３は、受信データのエラーのチェック結果をエラー通知部２４に通知する。エラー検出部２３は、例えばＣＲＣエラーがあるか否かをチェックする。ここでは、信号伝送部２２がユニットＵ１からユニットＵ２へのデータ伝送を行なった後、エラー検出部２３がデータのエラーチェックを行なっている。これは、エラー検出部２３が全てのデータを受信してＣＲＣチェックを行なっているからである。なお、信号伝送部２２はユニットＵ１から受信したデータをそのままユニットＵ２に送信しているため、信号伝送部２２は全てのデータをユニットＵ１から受信してから送信するのではなく、受信したデータを順次ユニットＵ２に送信している。

エラー通知部２４は、エラー検出部２３から通知されるエラーのチェック結果に基づいて、信号伝送部２２へデータを送信したユニットＵ１（送信側）や信号伝送部２２が受信データを転送するユニットＵ２〜Ｕ５（受信側）へエラーチェック結果データを送信する（ステップＳ５０，Ｓ６０）。

エラー通知部２４は、エラーチェック結果データを、データの送信側であるユニットＵ１とデータの受信側であるユニットＵ２〜Ｕ５の何れに対して先に送信してもよい。また、エラー通知部２４は、エラーチェック結果データを、データの送信側であるユニットＵ１とデータの受信側であるユニットＵ２〜Ｕ５に対して同時に送信してもよい。さらに、エラー通知部２４は、エラーチェック結果データを、データの送信側であるユニットＵ１とデータの受信側であるユニットＵ２〜Ｕ５の何れか一方に対してのみ送信してもよい。

この後、各ユニットＵ１〜Ｕ５でデータのエラーが発生した箇所を特定する。そして、ユニットＵ２〜Ｕ５の何れかのユニットが１周期の２番目以降のデータ送信を開始し、エラー検出部２３は２番目以降のデータのエラーチェックを行なう。

図８は、エラーチェック結果データの送受信のタイミングを説明するための図である。ここでは、エラー通知部２４が、エラーチェック結果データを、データの送信側であるユニットＵ１とデータの受信側であるユニットＵ２に対して同時に送信する場合を示している。

ユニットＵ１からデータが送信されると、バックプレーン２の通信制御部２１（信号伝送部２２）は、ユニットＵ１からのデータをユニットＵ２に送信する。これにより、ユニットＵ２は、ユニットＵ１からのデータを受信する。この後、エラー通知部２４からユニットＵ１、ユニットＵ２にエラーチェック結果データＥ１が送信される。これにより、ユニットＵ１、ユニットＵ２は、エラーチェック結果データＥ１を受信する。

データの受信側であるユニットＵ２では、ユニットＵ１から送信されバックプレーン２を経由して受信したデータにエラーがある場合であっても、このエラーが送信側のユニットＵ１に起因するものであるのか、受信側のユニットＵ２に起因するものであるのかを判断することができない。

そこで、ユニットＵ２のエラー判定部５２は、まずユニットＵ１から送信されたデータに対し、ＣＲＣエラーチェックなどを行なう。ユニットＵ２のエラー判定部５２は、ユニットＵ１から送信されたデータからエラーを検出すると、通信制御部２１から送信されるエラーチェック結果データＥ１を確認する。

エラー判定部５２は、ユニットＵ１から送信されたデータにエラーがあり、通信制御部２１から送信されるエラーチェック結果データＥ１がエラー有りの結果を示している場合、データのエラーはデータの送信側のユニットＵ１に起因するものであると判断する。

一方、エラー判定部５２は、ユニットＵ１から送信されたデータにエラーがあり、通信制御部２１から送信されるエラーチェック結果データＥ１がエラー無しの結果を示している場合、データのエラーはデータの受信側のユニットＵ２に起因するものであると判断する。

データの送信側であるユニットＵ１では、自ユニットからデータを送信した後、他のユニットからデータ送信が開始される前に、エラー通知部２４からエラーチェック結果データＥ１を受信している。このため、エラーチェック結果データＥ１がエラー有りの結果を示している場合、ユニットＵ１のエラー判定部５１は、ユニットＵ１からバックプレーンの間でエラーが発生したと判断する。

ここまではエラーチェック結果データＥ１では受信エラーが発生していないものとしていたが、ユニットＵ１からユニットＵ２に送信されるデータの受信エラーの情報、バックプレーン２から受信したエラーチェック結果データＥ１のデータ内容とエラーチェック結果データＥ１の受信エラーの情報を組み合わせてエラー判定部５１，５２がエラーが何に起因するかを判断することも可能である。例えば、エラー判定部５２において、ユニットＵ１からユニットＵ２に送信されるデータの受信エラーを検出し、バックプレーン２から受信したエラーチェック結果データＥ１のデータ内容がエラーありを示しており、エラーチェック結果データＥ１の受信エラーを検出しないときには、バックプレーン２からユニットＵ２の経路でエラーが発生せず、ユニットＵ１からバックプレーン２への間でエラーが発生したものと判断する。一方、エラー判定部５２において、ユニットＵ１からユニットＵ２に送信されるデータの受信エラーを検出し、かつ、エラーチェック結果データＥ１の受信エラーを検出したときには、エラーチェック結果データＥ１のデータ内容によらず、バックプレーン２からユニットＵ２の間でエラーが発生したものと判断する。

ユニットＵ１においても、ユニットＵ１が送信したデータに対してバックプレーン２から送信されるエラーチェック結果データＥ１を用いてエラーの発生箇所を特定することが可能である。例えば、上述のようにユニットＵ１が受信したエラーチェック結果データＥ１の内容がエラーありを示しており、エラーチェック結果データＥ１の受信エラーを検出しないときには、ユニットＵ１からバックプレーン２への送信でエラーが発生し、バックプレーン２からユニットＵ１への受信ではエラーが発生していないと判断する。一方、エラーチェック結果データＥ１の受信エラーを検出したときには、ユニットＵ１が受信したエラーチェック結果データＥ１の内容によらず、バックプレーン２からユニットＵ１への受信でエラーが発生していると判断する。

ユニットＵ１のエラー判定部５１が、自ユニットが送信したデータにエラーがあると判断した場合、例えばユニットＵ１が備えるＬＥＤ（Light Emitting Diode）（図示せず）などの情報の表示手段によって、送信データにエラーがあったことをユーザに通知する。

なお、実施の形態２では、信号伝送部２２がユニットＵ１からユニットＵ２へのデータ伝送を行なった後、エラー検出部２３がデータのエラーチェックを行なう場合について説明したが、エラー検出部２３は受信したデータのエラーチェックをしながら伝送できる場合は、エラーチェックをしながらデータ伝送してもよい。

また、実施の形態２では、データの送信側であるユニットＵ１は、エラーチェック結果データＥ１がエラー有りの結果を示している場合に自ユニットから送信したデータにエラーがあると判断したが、データの送信側であるユニットＵ１は、自ユニットがデータの送信を完了した後、所定の時間経過してもエラー通知部２４からエラーチェック結果データを受信しない場合に、送信したデータにエラーがあると判断してもよい。

また、実施の形態２では、エラー通知部２４が、エラーチェックのチェック結果に関わらず全てのエラーチェック結果データを、データの送信側であるユニットＵ１に送信することとしたが、エラー通知部２４は、データにエラーがある場合のみエラーチェック結果データ（エラー有り）をデータの送信側であるユニットＵ１に送信することとしてもよい。この場合、データの送信側であるユニットＵ１は、自ユニットがデータの送信を完了した後、所定の時間経過してもエラー通知部２４からエラーチェック結果データを受信しなければ、自ユニットが送信したデータにエラーがないと判断する。

このように実施の形態２によれば、データの送信側のユニットＵ１やデータの受信側のユニットＵ２は、それぞれ通信制御部２１（エラー通知部２４）からエラーチェック結果データを受信するので、データのエラーを発生させた箇所（通信異常の発生箇所）を容易に特定することが可能となる。

実施の形態３．
つぎに、図９を用いてこの発明の実施の形態３について説明する。実施の形態３では、バックプレーン２の代わりに所定のユニットが通信制御部２１を備えている。そして、ユニット内の通信制御部２１とユニットＵ１〜Ｕ５を１対１の通信線Ｌ１〜Ｌ５で接続する。

図９は、実施の形態３に係る制御装置の構成を示すブロック図である。図９の各構成要素のうち図３に示す実施の形態１の制御装置１と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

実施の形態３に係る制御装置１は、ユニットＵ１〜Ｕ５、ユニットＸ１、バックプレーン２を備えている。ユニットＸ１は、通信制御部２１を含んで構成されている。通信制御部２１は、ユニットＵ１〜Ｕ５と通信線Ｌ１〜Ｌ５を介して接続している。なお、制御装置１の処理動作は実施の形態１の制御装置１と同様の処理動作を行なうため、その説明を省略する。

なお、ここではユニットＵ１〜Ｕ５とは異なるユニットＸ１が通信制御部２１を備える構成としたが、ユニットＵ１〜Ｕ５の何れかが通信制御部２１を備える構成としてもよい。

このように、実施の形態３によれば、制御装置１のユニットＸ１が通信制御部２１を備えているので、バックプレーン２を簡易な構成にすることが可能となる。したがって、簡易な構成のバックプレーン２でユニットＵ１〜Ｕ５間の高速なデータ転送を行なうことが可能になる。

実施の形態４．
つぎに、図１０を用いてこの発明の実施の形態４について説明する。実施の形態４では通信制御部２１ａがユニットＵ１〜Ｕ５と１対１の通信線Ｌ１〜Ｌ５に接続するとともに、共通バスを介して他のユニットＹ１，Ｙ２と接続する。

図１０は、実施の形態４に係る制御装置の構成を示すブロック図である。図１０の各構成要素のうち図３に示す実施の形態１の制御装置１と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

実施の形態４に係る制御装置１は、ユニットＵ１〜Ｕ５、ユニットＹ１，Ｙ２、バックプレーン２を備えている。ユニットＹ１，Ｙ２は、例えばＩ／Ｏユニットなどの小容量のデータを保持するユニットである。ユニットＹ１，Ｙ２が保持するデータは、ユニットＵ１〜Ｕ５が保持するデータよりも小容量であり、ユニットＵ１〜Ｕ５間のデータ転送よりも低速なデータ転送で対応可能なデータである。

制御装置１の通信制御部２１ａは、バックプレーン２に装着される各ユニットＵ１〜Ｕ５とそれぞれ通信線Ｌ１〜Ｌ５を介して１対１で接続されている。また、制御装置１の通信制御部２１ａは、バックプレーン２に装着されるユニットＹ１，Ｙ２と、共通バス５０を介して接続されている。

制御装置１では、ユニットＹ１，Ｙ２間のデータ転送を行なうとともに、ユニットＵ１〜Ｕ５間のデータ転送をユニットＹ１，Ｙ２間のデータ転送よりも高速に行なう。また、通信制御部２１ａは通信線Ｌ１〜Ｌ５を用いたデータ転送と共通バス５０を用いたデータ転送を変換する機能（切替え手段）を有し、ユニットＵ１〜Ｕ５とユニットＹ１，Ｙ２間のデータ転送が可能である。これにより、従来から行なわれていた共通バス５０を介したデータ転送とともに、高速なデータ転送も行なうことが可能となる。

なお、制御装置１は、通信制御部２１とユニットＵ１〜Ｕ５を、１対１の通信線Ｌ１〜Ｌ５で接続するとともに、共通バス５０を介してユニットＵ１〜Ｕ５，Ｙ１，Ｙ２と接続する構成としてもよい。図１１は、実施の形態４に係る制御装置の他の構成を示すブロック図である。図１１の各構成要素のうち図３に示す実施の形態１の制御装置１と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

ここでの制御装置１は、ユニットＵ１〜Ｕ５、ユニットＹ１，Ｙ２、バックプレーン２を備えている。制御装置１の通信制御部２１は、バックプレーン２に装着される各ユニットＵ１〜Ｕ５とそれぞれ通信線Ｌ１〜Ｌ５を介して１対１で接続されている。また、ユニットＵ１〜Ｕ５は共通バス５０により接続されている。ユニットＵ１〜Ｕ５は、通信線Ｌ１〜Ｌ５を介したデータ転送を行い、また、ユニットＵ１〜Ｕ５、ユニットＹ１，Ｙ２は共通バス５０を介したデータ転送を行う。これにより、従来から行なわれていた共通バス５０を介したデータ転送とともに、高速なデータ転送も行なうことが可能となる。

このように実施の形態４によれば、従来からのユニットＹ１，Ｙ２や共通バス５０を用いたデータ転送と、１対１の通信線Ｌ１〜Ｌ５を介した高速なデータ転送とを行なうことが可能となる。

以上のように、本発明にかかる制御装置は、ユニット間のデータ転送に適している。

【０００２】
バスへの接続数）等の装着条件の違いによって共通バス上の電気的特性が変化することとなる。また、同一の共通バスに複数のユニットを接続しているため、共通バス上の電気的な負荷が大きくなる。このように、上記従来の技術では、共通バス上の電気的特性の変化や共通バス上の電気的な負荷のために、共通バス上でのデータの転送速度を上げることができず、ユニット間で高速なデータ転送を行なえないといった問題があった。
［０００７］
本発明は、上記に鑑みてなされたものであって、簡易な構成でユニット間のデータ転送を高速に行なう制御装置を得ることを目的とする。
課題を解決するための手段
［０００８］
上述した課題を解決し、目的を達成するために、本発明は、バックプレーンに装着された複数のニニット間でデータの送受信を行う制御装置において、前記バックプレーンに設けられ、かつ、前記ユニットの夫々と当該バックプレーンに配設された１対１の通信線を介して接続されるとともに、当該通信線を用いて前記ユニット間のデータの中継を行なう通信部を備えることを特徴とする。
発明の効果
［０００９］
この発明によれば、ユニット間のデータの中継を行なう通信部とユニットのそれぞれを１対１の通信線を介して接続するので、簡易な構成で各通信線上のデータの転送速度を上げることができ、ユニット間で高速なデータ転送を行なうことが可能になるという効果を奏する。
図面の簡単な説明
［００１０］
［図１］図１は、本発明に係る制御装置の構成を示す斜視図である。
［図２］図２は、実施の形態１に係る制御装置の構成を示す上面図である。
［図３］図３は、実施の形態１に係る制御装置の構成を示すブロック図である。
［図４］図４は、ユニット間のデータの送受信のタイミングを説明するための図である。
［図５］図５は、ユニット間のデータの送受信処理を説明するための図である。
［図６］図６は、実施の形態２に係る制御装置の構成を示すブロック図である。
［図７］図７は、実施の形態２に係る制御装置の動作手順を示すフローチャートである。
［図８］図８は、エラーチェック結果データの送受信のタイミングを説明するための図で

Claims (10)

1. バックプレーンに装着された複数のユニット間でデータの送受信を行なって前記ユニット間でデータを共有する制御装置において、
   前記ユニットの夫々に対して前記バックプレーンに配設された１対１の通信線を介して接続されるとともに、前記通信線を用いて前記ユニット間のデータの中継を行なう通信部を備えることを特徴とする制御装置。
2. 前記通信部は、前記バックプレーンに配設されることを特徴とする請求項１に記載の制御装置。
3. 前記通信部は、前記複数のユニットのいずれか１つに配設されることを特徴とする請求項１に記載の制御装置。
4. 前記通信部は、
   前記ユニットから受信したデータに基づいて当該データのエラーを検出するエラー検出部と、
   前記エラー検出部のエラーの検出結果をエラー情報として前記複数のユニットのいずれかに送信するエラー通知部と、
   を有することを特徴とする請求項１〜３のいずれか１つに記載の制御装置。
5. 前記エラー通知部は、前記エラー情報を前記データの受信側のユニットに送信することを特徴とする請求項４に記載の制御装置。
6. 前記エラー通知部は、前記エラー情報を前記データの送信側のユニットに送信することを特徴とする請求項４に記載の制御装置。
7. 前記エラー通知部から送信されるエラー情報を受信するユニットが、当該エラー情報を用いて前記データのエラーの発生箇所を特定するエラー特定部を備えることを特徴とする請求項４に記載の制御装置。
8. 前記エラー特定部は、自ユニットがデータの受信側のユニットである場合、データの送信側のユニットから前記通信部を介して送信されるデータおよび前記エラー通知部から送信されるエラー情報に基づいて、前記データのエラーの発生箇所を特定することを特徴とする請求項７に記載の制御装置。
9. 前記通信部と１対１の通信線を介して接続されるユニットとは別の複数のユニットをさらに備え、
   前記通信部は、前記別の複数のユニットと共通バスを介して接続されることを特徴とする請求項１に記載の制御装置。
10. 前記通信部と１対１の通信線を介して接続されるユニットが共通バスを介して接続されることを特徴とする請求項１に記載の制御装置。

Images