JPWO2007057957A1 - プラズマディスプレイ装置 - Google Patents

Abstract

ＰＤＰ装置におけるＰＤＰの表示駆動のための電源数を減らしてコストダウンできる技術である。ＰＤＰのＸ，Ｙ電極に対し正負のサステインパルスを印加するＰＤＰ装置であって、正負のサステインパルス高が非対称であり、正のサステインパルスの電位（Ｖｓ１）とアドレスパルスの電位（Ｖａ）が等しい。正サステインパルス用の電源とアドレスパルス用の電源が共通化される。

Description

本発明は、プラズマディスプレイパネル（ＰＤＰ）を備えるプラズマディスプレイ装置（ＰＤＰ装置）の技術に関し、特に、ＰＤＰの電極の駆動やそのための電源の構成に関する。

従来のＰＤＰ装置の技術において、低耐圧の素子が使えるように、サステインパルス（維持放電用に印加する電圧パルス）を、対称な正負のパルス（電圧パルス）として、サステイン回路（サステインパルス印加用の回路）等の回路を構成する技術（いわゆるＴＥＲＥＳ駆動方式）がある。即ち、サステインパルスとして、複数の短いパルスである正パルス（正サステインパルス）と負パルス（負サステインパルス）が交互に繰り返されるものであるが、前記対称な正負のパルスとは、その正パルスと負パルスの電位の絶対値が同じとなるものである。従来のサステイン電圧をＶｓとする。

このような従来技術について、特開２００２−６２８４３号公報（特許文献１）に記載されている。サステインパルスとして正負のパルスを使うことにより、各々のパルス高（電位絶対値）は、片側極性のパルスを使用する場合に比べて１/２になる。よって、回路構成において電源電圧を低くして低耐圧の素子を使うことができる。

上記正負のパルスでサステインパルスを構成する従来技術では、正負のパルスの電位（Ｖｓ，−Ｖｓ）が対称であったため、通常の動作条件では、アドレスパルス電位（Ｖａ）と正サステインパルス電位（Ｖｓ）は異なる。

図１０に、上記サステインパルス構成に対応した、本発明の前提技術である、従来技術のサステイン回路を含む駆動回路の例を示し、図１１にその駆動波形の例を示す。図１２は、その電源構成を示す。例えば、アドレスパルス電位（Ｖａ）が＋６５Ｖであり、正サステインパルス電位（Ｖｓ）が＋８５Ｖである。
特開２００２−６２８４３号公報

前記従来技術では、サステインパルス高が半分になる反面、サステインパルス用の電源として正負パルス用に２つの別々の電源（Ｖｓ電源９０１，−Ｖｓ電源９０２）を準備する必要があった。よって、ＰＤＰ装置構成における電源数が増加するという問題があり、ＰＤＰ装置のコストアップ要因となっていた。

なお、前記特開２００２−６２８４３号公報（特許文献１）の技術では、外部のサステインパルス用の電源は１つであるが、コンデンサを使用して負電圧を生成しているので、実質的な内部電源を持っていることになる。

本発明は以上のような問題に鑑みてなされたものであり、その目的は、上記のような問題を解決し、ＰＤＰ装置におけるＰＤＰの表示駆動のための電源数を減らしてコストダウンできる技術を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、ＰＤＰとその駆動回路とを備えるＰＤＰ装置の技術であって、以下に示す技術的手段を備えることを特徴とする。

従来技術のＰＤＰ及び電源の設計での典型的な設定値は、アドレス電圧Ｖａ＝６５Ｖであり、サステイン電圧Ｖｓ＝８５Ｖである。従って、前記サステインパルスの正負の対称性を保ったままでは電源の共通化はできない。そのため、本発明のＰＤＰ装置では、サステインパルスの構成を、従来から２０Ｖずらしたものにする。そうすれば（８５−２０＝６５）、アドレスパルスと正サステインパルスの電圧値を等しくさせることができる。これにより、それらパルスの電源を共通化することで、全体の電源数を減らすことができる。なお、素子耐圧などの理由からアドレス電圧Ｖａをできる限り低くすることが望ましいので、正サステインパルス電位側をＶａ側に合わせて低くする。

換言すれば、従来のＸ及びＹサステインパルスについて、その正負の対称性を崩して中心を負側にずらす。これにより、正サステインパルス電位（Ｖｓ１）を従来の電位（Ｖｓ）よりも低くして、アドレスパルス電位（Ｖａ）と等しくする。設定値としては、例えば、正サステインパルス電位（Ｖｓ１）とアドレスパルス電位（Ｖａ）を６５Ｖにし、負サステインパルス電位を６５−２×８５＝−１０５Ｖとする。共通の電源（Ｖｓ１電源）から、正サステインパルスとアドレスパルスの電圧（Ｖｓ１＝Ｖａ）を供給する。

本ＰＤＰ装置において、例えば、ＰＤＰは、サステイン電極（維持放電用電極）となる第１（Ｘ）電極及び第２（Ｙ）電極とアドレス電極となる第３（Ａ）電極とを少なくとも有する。駆動回路は、ＰＤＰのＡ電極に対しアドレッシングパターンに応じたアドレスパルスを印加し、Ｙ電極に対しスキャンパルスを印加する。また駆動回路は、ＰＤＰのＸ及びＹ電極に対し、正と負のパルスの繰り返しから成るサステインパルスを、Ｘ，Ｙで逆極性となるように印加する。サステインパルスは、基準電位（０Ｖ）を境に正パルスと負パルスとの単位パルスの繰り返しから成る。駆動回路は、各パルス生成のための電源（電源回路）を含む。そして、本ＰＤＰ装置は、サステインパルスの正と負のパルスにおける正のパルスの電位と前記アドレスパルスの電位とが等しくなるように構成する。

また本ＰＤＰ装置において、共通化された第１の電源（Ｖｓ１電源）から、サステインパルスの正のパルスの電圧及びアドレスパルスの電圧である第１の電圧（Ｖｓ１＝Ｖａ）を供給し、第２の電源（Ｖｓ２電源）から、サステインパルスの負のパルスの電圧である第２の電圧（Ｖｓ２＝Ｖａ−２Ｖｓ）を供給する。

また本ＰＤＰ装置において、サステインパルスにおける正と負のパルスのパルス高が非対称であり、正のパルスの電位の絶対値（｜Ｖｓ１｜）が負のパルスの電位の絶対値（｜Ｖｓ２｜）よりも小さいように構成する。駆動回路は、Ｘ及びＹ電極に対し、ＸとＹで逆極性で、各単位パルスでＸ−Ｙ間に一定電圧がかかる波形のサステインパルスを印加する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、ＰＤＰ装置におけるＰＤＰの表示駆動のための電源数を減らしてコストダウンできる。

本発明の実施の形態１であるＰＤＰ装置におけるサステイン回路を中心とした駆動回路の構成を示す図である。 本発明の実施の形態１であるＰＤＰ装置の駆動回路におけるサブフィールド単位の駆動波形の構成を示す図である。 本発明の実施の形態１であるＰＤＰ装置の駆動回路における電源構成を示す図である。 本発明の実施の形態１であるＰＤＰ装置における駆動回路を中心とした全体の構成を示すブロック図である。 本発明の実施の形態１であるＰＤＰ装置におけるＰＤＰの構成例を示す分解斜視図である。 本発明の実施の形態１であるＰＤＰ装置における駆動方法であるサブフィールド法の構成を示す図である。 本発明の実施の形態２であるＰＤＰ装置の駆動回路における駆動波形の構成を示す図である。 本発明の実施の形態３であるＰＤＰ装置の駆動回路における駆動波形の構成を示す図である。 本発明の実施の形態４であるＰＤＰ装置の駆動回路における駆動波形の構成を示す図である。 従来技術のＰＤＰ装置におけるサステイン回路を中心とした駆動回路の構成を示す図である。 従来技術のＰＤＰ装置の駆動回路におけるサブフィールド単位の駆動波形の構成を示す図である。 従来技術のＰＤＰ装置の駆動回路におけるサブフィールド単位の駆動波形の構成を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図１〜図９は、本発明の実施の形態を説明するためのものである。図１０〜図１２は、従来技術（本発明の前提技術）を説明するためのものである。

＜従来のサステイン回路及び駆動波形＞
まず、本実施の形態との比較のために、従来技術のＰＤＰ装置の駆動回路を説明する。図１０は、従来技術のＰＤＰ装置におけるサステイン回路例を中心に示す。図１１は、そのサステイン回路を含む駆動回路における駆動波形（駆動電圧及び理想波形）の一例を示す。図１２は、その駆動回路における電源構成を示す。

図１０において、ＰＤＰ４０に対し、各セルの容量負荷１０の端子に接続される電極及び信号線を通じて、Ｘサステイン回路９１、図示しないＹサステイン回路、及びアドレス回路９３などの駆動回路が接続されている。なお１セル単位の回路を示す。ＰＤＰ４０のセルの容量負荷１０に対し、Ｘ電極（Ｘ端子）及び信号線９１０を通じて、Ｘサステイン回路９１が接続されており、同様に、Ｙ電極（Ｙ端子）及び信号線を通じて、Ｘ側と同様構成のＹサステイン回路が接続されている。またセルの容量負荷１０に対しアドレス電極及び信号線を通じてアドレス回路９３が接続されている。ＰＤＰ４０における対象セルの容量負荷１０に対して、アドレス回路９３によりアドレスパルスが印加され、サステイン回路によりサステインパルスが印加されることにより、サステイン放電が発生する。Ｘサステイン回路９１により容量負荷１０のＸ端子へＸサステインパルスが印加され、同様にＹサステイン回路によりＹ端子へＹサステインパルスが印加される。

なお、Ｙ側回路（Ｙサステイン回路）の構成を省略したが、基本的にＸ側回路（Ｘサステイン回路）と同様の構成である。但し、Ｙ側には走査駆動回路（スキャンドライバ）が必要である。スキャンドライバは、アドレスドライバと共に、アドレス期間でのアドレス駆動のために必要である。よって、Ｙサステイン回路にスキャンドライバを備えた構成、もしくは、Ｙサステイン回路と容量負荷１０との間にスキャンドライバが挿入された構成となる。

Ｘサステイン回路９１において、第１の電源であるＶｓ電源９０１は、第１の信号線（電源供給線）９１１を通じて、電圧Ｖｓを供給する。また第２の電源である−Ｖｓ電源９０２は、第２の信号線（電源供給線）９１２を通じて、電圧−Ｖｓを供給する。アドレス回路９３において、その電源であるＶａ電源９３１は、アドレス電圧Ｖａを供給する。

スイッチ素子（９１３，９１４）は、信号線（９１１，９１２）を通じて容量負荷１０へ印加される電圧（Ｖｓ，−Ｖｓ）の切り替えのためのものであり、具体的には、トランジスタで構成される。第１のスイッチ素子９１３のＯＮによりＶｓが供給され、第２のスイッチ素子９１４のＯＮにより−Ｖｓが供給される。

電力回収回路９３０は、従来技術であり、サステインパルスの立ち上げ／立ち下げを行う回路である。電力回収回路９３０内において、グランドをもとに、第１のスイッチ素子のＯＮにより、コイル、ダイオード素子を通じて、容量負荷１０へのサステインパルス（正パルス）が立ち上げられ、第２のスイッチ素子のＯＮにより、コイル、ダイオード素子を通じて、容量負荷１０へのサステインパルス（負パルス）が立ち下げられる。

図１１のサブフィールド（ＳＦ）単位の駆動波形にいて、上から、アドレス駆動波形（Ａ）、Ｘサステイン駆動波形（Ｘ）、及びＹサステイン駆動波形（Ｙ）をそれぞれ示す。１ＳＦにおけるリセット期間（Ｔｒ）、アドレス期間（Ｔａ）、及びサステイン期間（Ｔｓ）に、それぞれの波形が、各駆動回路から各セルの容量負荷１０の対応する電極（端子）に対し印加される。

本従来駆動波形で、Ｘサステインパルス（Ｘ）における、正側の電圧（正サステインパルス電圧）をＶｓとする。正負パルスが対称、即ち正負パルスで電位絶対値が同じなので、負側の電圧（負サステインパルス電圧）は、−Ｖｓである。Ｖｓ電源９０１から、第１の信号線９１１を通じて、正サステインパルス電圧（Ｖｓ）が、容量負荷１０のＸ端子へ印加される。また−Ｖｓ電源９０２から、第２の信号線９１２を通じて、負サステインパルス電圧（−Ｖｓ）が、容量負荷１０のＸ端子へ印加される。具体値は、例えば、Ｖｓが＋８５Ｖであり、−Ｖｓが−８５Ｖである。

１ＳＦにおいて、リセット期間（Ｔｒ）では、従来技術に従い所定のリセットパルスがＸ及びＹ電極へ印加されることにより、残存電荷消去などが行われる。次にアドレス期間（Ｔａ）においてアドレス電極に印加されるアドレスパルス（９７３）は、基準電位（０Ｖ）から正側にＶａの電位を持つ電圧（Ｖａ）の単位パルスによる、アドレッシング（点灯対象セルの選択）のパターンに応じたパルスである。

次にサステイン期間（Ｔｓ）においてＸ及びＹ電極に印加されるパルス（Ｘ及びＹサステインパルス）は、それぞれ、基準電位（０Ｖ）から正側にＶｓの電位を持つ正パルス（９７１）と負側に−Ｖｓの電位を持つ負パルス（９７２）との単位パルスの繰り返しによるパルスである。ＸとＹで逆極性のサステインパルスが印加されることにより、２Ｖｓの電圧が容量負荷１０に対し印加されることになる。

図１２は、従来技術のＸサステイン回路９１における電源部分（９０１，９０２，９３１）の詳細を示す。なお関係の大きい部分のみ図示している。本電源構成において、ＡＣ（交流）電源部９６１からＡＣ電圧が供給され、ＡＣ/ＤＣコンバータを含んだ整流器９６２により、ＡＣ電圧をＤＣ（直流）電圧に変換する。そのＤＣ電圧をもとに、トランス巻き線で構成されるＤＣ/ＤＣコンバータ部９６３により、必要なＤＣ電圧｛Ｖａ，Ｖｓ，−Ｖｓ｝を生成する。

（実施の形態１）
図１は、本発明の実施の形態１のＰＤＰ装置１００の駆動回路を示す。実施の形態１の構成は、サステイン回路における電源及び電圧の構成が、前述した従来技術構成と異なる。図２は、実施の形態１の駆動回路における駆動波形（駆動電圧及び理想波形）である。本駆動回路及び波形では、正側のサステインパルス高（正サステインパルス電圧Ｖｓ１）とアドレスパルス高（アドレス電圧Ｖａ）が等しい構成である。そのため、本構成では、アドレス回路とサステイン回路とで電源が共通化され、全体の電源数を、前記従来技術構成に比べて減らすことができる。

図１において、ＰＤＰ４０に対し、各セルの容量負荷１０の端子に接続される電極及び信号線を通じて、Ｘサステイン回路１１、Ｙサステイン回路１２、及びアドレス回路１３などの駆動回路が接続されている。なお１セル単位の回路を示す。ＰＤＰ４０のセルの容量負荷１０に対し、Ｘ電極（Ｘ端子）及び信号線１１０を通じて、Ｘサステイン回路１１が接続されており、同様に、Ｙ電極（Ｙ端子）及び信号線を通じて、Ｘ側と同様構成のＹサステイン回路１２が接続されている。またセルの容量負荷１０に対しアドレス電極及び信号線を通じてアドレス回路１３が接続されている。ＰＤＰ４０における対象セルの容量負荷１０に対して、アドレス回路１３によりアドレスパルスが印加され、サステイン回路によりサステインパルスが印加されることにより、サステイン放電が発生する。Ｘサステイン回路１１及び信号線１１０により容量負荷１０のＸ端子へＸサステインパルスが印加され、同様にＹサステイン回路１２及び信号線１２０によりＹ端子へＹサステインパルスが印加される。

なお、ＰＤＰ４０の駆動回路において、Ｙ側回路（Ｙサステイン回路１２）の構成は基本的にＸ側と同様なので省略する。その他、図示しないが、駆動波形に応じて必要となる電圧の供給のための電源（電源回路）を有する。例えば、Ｘサステイン回路１１及びＹサステイン回路１２やアドレス回路１３に加えて、その他、図示しないリセット回路などを有し、リセット電圧によるパルスを用いる。なお本明細書では、駆動回路に電源回路を含めている。

図１において、Ｘサステイン回路１１は、第１の電源であるＶｓ１電源１０１（換言すればＶａ電源）と第２の電源であるＶｓ２電源１０２（換言すればＶａ−２Ｖｓ電源）との２つの電源を有する。Ｖｓ１電源１０１は、Ｘサステイン回路１１とアドレス回路１３とで共通化された電源であり、アドレス回路１３に対しても同じ電圧を供給する。アドレス回路１３は、従来必要であったＶａ電源９３１を必要としない構成である。

Ｘサステイン回路１１において、Ｖｓ１電源１０１は、電圧Ｖｓ１＝Ｖａを、第１の信号線（電源供給線）１１１を通じて、セルの容量負荷１０のＸ端子へ供給する。Ｖｓ２電源１０２は、電圧Ｖｓ２＝（Ｖａ−２Ｖｓ）を、第２の信号線（電源供給線）１１２を通じてセルの容量負荷１０のＸ端子へ供給する。第１の信号線１１１と第２の信号線１１２は、スイッチ素子（１１３，１１４）を介して、セルへの信号線１１０へ接続されている。

スイッチ素子（１１３，１１４）は、信号線（１１１，１１２）を通じて容量負荷１０へ印加される電圧（Ｖｓ１，Ｖｓ２）の切り替えのためのものであり、具体的には、トランジスタで構成される。第１のスイッチ素子１１３のＯＮによりＶｓ１が供給され、第２のスイッチ素子１１４のＯＮによりＶｓ２が供給される。

電力回収回路１３０は、従来技術通りの構成であり、サステインパルスの立ち上げ／立ち下げを行う回路である。電力回収回路１３０は、グランド１３１、第１及び第２のスイッチ素子（１３２,１３５）、第１及び第２のコイル（１３３，１３６）、第１及び第２のダイオード素子（１３４，１３７）を有し、信号線１１０に接続されている。電力回収回路９３０内において、グランド１３１をもとに、第１のスイッチ素子１３２のＯＮにより、第１のコイル１３３、第１のダイオード素子１３４を通じて、容量負荷１０へのサステインパルス（正パルス）が立ち上げられ、第２のスイッチ素子１３５のＯＮにより、第２のコイル１３６、第２のダイオード素子１３７を通じて、容量負荷１０へのサステインパルス（負パルス）が立ち下げられる。

電力回収回路１３０におけるＬＣ共振によってＸサステインパルスの立ち上げ／立ち下げを行うが、その時の電源はグランド１３１を使用すれば良い。この場合、本ＰＤＰ装置１００にその他の余計な電源を増やして設ける必要はない。電力回収回路１３０の電源となるグランド１３１は、Ｖｓ１電源１０１とＶｓ２電源１０２との中間の電源とはしない。

図２において、実施の形態１の駆動波形を図１１と対比して示す。本実施の形態の駆動波形において、Ｘサステインパルス（Ｘ）における、正側の電圧（正サステインパルス電圧）を、第１のサステイン電圧：Ｖｓ１とし、負側の電圧（負サステインパルス電圧）を、第２のサステイン電圧：Ｖｓ２とする。同様に、Ｙサステインパルスにおける、正側の電圧が第１のサステイン電圧：Ｖｓ１、負側の電圧が第２のサステイン電圧：Ｖｓ２となる。

Ａにおけるアドレス電圧Ｖａは従来波形であり、Ｘ，Ｙにおけるサステインパルス電圧の正側の電位（正サステインパルス電圧Ｖｓ１）を、従来のアドレス電圧Ｖａの電位と同じになるように、サステインパルス全体を基準電位（０Ｖ）からずらした構成である。正と負のパルスによる印加電圧は２Ｖｓであり従来波形と同じである。即ち、Ｘ及びＹサステインパルスにおいて、正負パルスが非対称で｜Ｖｓ１｜＜｜Ｖｓ｜＜｜Ｖｓ２｜であり、Ｖｓ１＝Ｖａであり、Ｖｓ２＝（Ｖｓ１−２Ｖｓ）＝（Ｖａ−２Ｖｓ）である。他の部分の波形は従来波形（図１１）と同様である。

Ｖｓ１電源１０１から、第１の信号線１１１を通じて、正サステインパルス電圧（Ｖｓ１）が、容量負荷１０のＸ端子へ印加される。またＶｓ２電源１０２から、第２の信号線１１２を通じて、負サステインパルス電圧（Ｖｓ２）が、容量負荷１０のＸ端子へ印加される。具体値は、例えば、Ｖｓ１が＋６５Ｖであり、Ｖｓ２が−１０５Ｖである（Ｖａ＝６５Ｖの場合）。

１ＳＦにおいて、リセット期間（Ｔｒ）では、従来技術に従い所定のリセットパルスがＸ及びＹ電極へ印加されることにより、残存電荷消去などが行われる。次にアドレス期間（Ｔａ）において従来同様に正側にＶａの電位を持つアドレスパルス（７３）が印加される。なお、同アドレス期間（Ｔａ）で、Ｘでは、所定電圧（Ｖａｘ）が印加され、Ｙでは、所定電圧（Ｖａｙ）によるスキャンパルスが印加される。

次にサステイン期間（Ｔｓ）においてＸ及びＹ電極に印加されるパルス（Ｘ及びＹサステインパルス）は、それぞれ、基準電位（０Ｖ）から正側にＶｓ１の電位を持つ正パルス（７１）と、負側にＶｓ２の電位を持つ負パルス（７２）との単位パルスの繰り返しによるパルスである。ＸとＹで逆極性のサステインパルスが印加されることにより、２Ｖｓの電圧が容量負荷１０に対し印加されることになる。

図３は、本実施の形態におけるＸサステイン回路１１における電源部分（１０１，１０２）の詳細を示す。本電源構成において、ＡＣ（交流）電源部６１からＡＣ電圧が供給され、ＡＣ/ＤＣコンバータを含んだ整流器６２によりＡＣ電圧をＤＣ（直流）電圧に変換する。そのＤＣ電圧をもとに、トランス巻き線で構成されるＤＣ/ＤＣコンバータ部６３により、必要なＤＣ電圧｛Ｖａ，Ｖａ−２Ｖｓ｝を生成する。

図４〜図６は、本実施の形態のＰＤＰ装置１００における基本構成を示す。図４はＰＤＰ４０に対する駆動回路３０を含む回路の一構成例を示す。図５は、ＰＤＰ４０の一構成例をセル単位の分解斜視図として示す。図６は、それらのＰＤＰ装置１００構成における標準的な駆動方法であるサブフィールド法及びその画面（フレーム又はフィールドと称する）の構成を示す。

図４において、本ＰＤＰ装置１００は、表示パネル部であるＰＤＰ４０、駆動回路３０、制御回路２０などを有する構成である。ＰＤＰ４０に対して駆動回路３０が接続され、駆動回路３０に制御回路２０が接続される。なお制御回路２０を含めて駆動回路３０と呼ぶ場合もある。

ＰＤＰ装置１００のハードウェア構成として、例えば、図示しないシャーシ部に対しＰＤＰ４０背面が貼り合わせられ、シャーシ部背面側に制御回路２０などの各回路部を実装したＩＣや電源回路部などが配置されたＰＤＰモジュールを有する。シャーシ部背面側回路部と、ＰＤＰ４０の電極の端部とが、駆動回路３０に対応するドライバモジュールにより接続される。このような構成のＰＤＰモジュールが、外部筐体に収容され、ＰＤＰ装置セットが構成される。

制御回路２０は、表示データ制御部２１、タイミング制御部２２などを有する。制御回路２０は、外部より入力されるインタフェース信号｛Ｄ（表示データ），ＣＬＫ（ドットクロック），Ｂ（ブランキング信号），Ｖ（垂直同期信号），Ｈ（水平同期信号）｝等に基づき、駆動回路３０を制御するための制御信号を形成し、これにより駆動回路３０を制御する。制御回路２０は、外部からの表示データ（Ｄ）を信号処理して、表示データ制御部２１のフレームメモリ部２３に格納する。

表示データ制御部２１は、駆動回路３０に対する表示データの供給を制御する。タイミング制御部２２は、表示処理タイミングを制御するタイミング信号を生成して各回路部に供給する。表示データ制御部２１から、フレームメモリ部２３の表示データ（Ｄ）をもとに、アドレス回路部３１を制御する。またタイミング制御部２２からのタイミング信号により、アドレス回路部３１、Ｘサステイン回路部３２、及びＹサステイン回路部３３をそれぞれ制御する。

駆動回路３０は、アドレス回路部３１（アドレス回路１３に対応する）、Ｘサステイン回路部３２（Ｘサステイン回路１１に対応する）、Ｙサステイン回路部３３（Ｙサステイン回路１２に対応する）を有する。駆動回路３０では、制御回路２０からの制御信号に従ってＰＤＰ４０の電極を駆動する。アドレス回路部３１は、表示データ制御部２１からの表示データ（Ｄ）の信号をもとに、ＰＤＰ４０のアドレス電極（データ線）を駆動する。Ｘサステイン回路部３２は、ＰＤＰ４０のＸ電極を駆動する。Ｙサステイン回路部３３は、ＰＤＰ４０のＹ電極を駆動する。Ｙサステイン回路部３３は、スキャンドライバを含み、これにより、走査電極となるＹ電極を駆動する。

図５において、ＰＤＰ４０は、主に前面基板４１と背面基板４２との二枚のガラスを主とする基板によって構成されている。ＰＤＰ４０は、前面基板４１側と背面基板４２側とが、隔壁４８等を介して対向するように貼り合わせられ、その空間において排気及び放電ガスが封入され封止されることにより構成される。

前面基板４１には、第１の方向に、第１（Ｘ）電極及び第２（Ｙ）電極の組を複数本、略平行に備える。表示電極（サステイン電極）となるＸ，Ｙ電極間で維持放電が行われる。例えばＹ電極がスキャン電極となる。各Ｘ，Ｙ電極は、例えば、バス電極と透明電極とにより構成される。バス電極は、ドライバ側と電気的に接続される、金属製の直線バー形状の電極である。透明電極は、バス電極に対し電気的に接続され、放電スリットを形成する、ＩＴＯ（酸化インジウムスズ）層膜などによる電極である。本例では、前面基板４１に対し、Ｘ透明電極５１ｂ及び透明電極５２ｂと、Ｘバス電極５１ａ及びＹバス電極５２ａとが、立体的に形成されている。前面基板４１上のＸ，Ｙ電極は、誘電体層４３及び保護層４４で覆われる。

また、背面基板４２には、Ｘ，Ｙ電極（第１の方向）と直交する第２の方向に、第３（Ａ）電極であるアドレス電極４７が複数本、略平行に配置されている。アドレス電極４７は、誘電体層４５で覆われる。隔壁４８で区分され、Ｙ−Ｘ電極及びアドレス電極４７で交差する領域により、表示セルが形成される。

前面基板４１と背面基板４２との間は、例えば縦方向（第２の方向）のストライプ状に区分された領域を形成するための複数の隔壁４８が形成されている。隔壁４８で区分された領域には、Ｒ，Ｇ，Ｂの各色の蛍光体層（４６ｒ，４６ｇ，４６ｂ）が区別して塗布される。これら各色の表示セルのセットにより画素が構成される。なお、横方向（第１の方向）にも隔壁を設けたボックス型セルの形態なども可能である。

図６において、ＰＤＰ４０の一表示画面に対応する１フィールド：Ｆ（例えば16.7ms）は、時分割される複数のサブフィールド（ＳＦ）である、ＳＦ１〜ＳＦｎのｎ個（ｎは例えば１０）のＳＦから成る。各ＳＦは、順に、リセット期間（Ｔｒ），アドレス期間（Ｔａ），サステイン期間（Ｔｓ）を有する。各ＳＦはサステイン期間（Ｔｓ）即ち維持放電回数の違いにより重み付けが与えられており、これらのＳＦの点灯／非点灯の組合せパターンにより、各セルの階調表示が行われる。

ＰＤＰ４０の表示駆動では、まず、リセット期間（Ｔｒ）のリセット動作として、残存する電荷の均一化などが行われ、次に、アドレス期間（Ｔａ）のアドレス動作として、アドレス回路１３及びＹサステイン回路１２からの駆動により、Ａ−Ｙ電極間の放電が行われ、点灯対象セルにおけるデータメモリが行われる。そしてサステイン期間（Ｔｓ）のサステイン動作として、Ｘサステイン回路１１及びＹサステイン回路１２からの駆動により、Ｘ−Ｙ電極間での維持放電（繰り返し放電）が行われ、点灯対象セルでの放電発光が発生する。

実施の形態１によれば、ＰＤＰ装置１００におけるＰＤＰ４０の表示駆動のために必要となる電源構成において、従来必要であった３つの電源（９３１，９０１，９０２）を２つの電源（１０１，１０２）にし、Ｖａ及びＶｓ１を低電圧とするので、装置構成において、低耐圧の素子を使用しつつ、コストダウンが可能となる。

（実施の形態２）
その他の実施の形態として、駆動回路におけるサステインパルス以外の他の駆動波形の電源電圧についても電源共通化を考慮し適用した構成を説明する。基本構成は実施の形態１と同様である。

図７は、実施の形態２の駆動回路３０における駆動波形を示す。実施の形態２では、実施の形態１と同様のサステイン回路（１１，１２）のサステインパルスの電圧（Ｖｓ１，Ｖｓ２）に加えて、第１の構成（２−１）として、リセット期間（Ｔｒ）でのリセット動作時のサステイン電極（Ｘ電極）への印加電圧（８１）の電位（Ｖｒｘ）を、アドレスパルス（７３）の電位（Ｖａ）と等しくする。

また第２の構成（２−２）として、リセット動作時のＹ電極への印加電圧（８２）の電位（Ｖｒｙ）を、アドレスパルス（７３）の電位（Ｖａ）と等しくするようにしてもよい。これらにより、リセット動作で使用する電源数を従来よりも減らすことができる。

（実施の形態３）
図８は、実施の形態３の駆動回路３０における駆動波形を示す。構成（３）として、アドレス期間（Ｔａ）でのアドレス動作時のＸ電極への印加電圧（８３）の電位（Ｖａｘ）を、アドレスパルス（７３）の電位（Ｖａ）と等しくする。これにより、アドレス動作で使用する電源数を従来よりも減らすことができる。

（実施の形態４）
図９は、実施の形態４の駆動回路３０における駆動波形を示す。構成（４）として、アドレス期間（Ｔａ）でのアドレス動作時のＹ電極への印加電圧（８４）、即ちスキャンパルスの電位（Ｖａｙ）を、サステインパルスの負パルス側の電位（Ｖｓ２＝Ｖａ−２Ｖｓ）と等しくする。これにより、アドレス動作で使用する電源数を従来よりも減らすことができる。前述した各実施の形態の電源電圧共通化は、組み合わせた実施も可能である。

以上説明したように、各実施の形態によれば、ＰＤＰ装置１００におけるＰＤＰ４０の表示駆動のために必要となる電源数を減らして、コストダウンが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、ＰＤＰ装置などのディスプレイ装置に利用可能である。

Claims (7)

1. サステイン電極となる第１電極及び第２電極とアドレス電極となる第３電極とを少なくとも有するプラズマディスプレイパネルと、正と負のパルスの繰り返しから成るサステインパルスを前記プラズマディスプレイパネルの第１電極及び第２電極に印加し、アドレスパルスを前記第３電極に印加する駆動回路とを有するプラズマディスプレイ装置であって、
   前記サステインパルスの正と負のパルスにおける正のパルスの電位と前記アドレスパルスの電位とが等しいことを特徴とするプラズマディスプレイ装置。
2. 請求項１記載のプラズマディスプレイ装置において、
   前記駆動回路は、第１の電源から前記サステインパルスの正のパルスと前記アドレスパルスのための第１の電圧を供給し、第２の電源から前記サステインパルスの負のパルスのための第２の電圧を供給することを特徴とするプラズマディスプレイ装置。
3. 請求項１記載のプラズマディスプレイ装置において、
   前記サステインパルスにおける前記正のパルスの電位絶対値が前記負のパルスの電位絶対値よりも小さいことを特徴とするプラズマディスプレイ装置。
4. 請求項１記載のプラズマディスプレイ装置において、
   前記駆動回路は、前記サステインパルスの立ち上げ／立ち下げを行う電力回収回路を有し、
   前記電力回収回路でのＬＣ共振時の電源がグランドであることを特徴とするプラズマディスプレイ装置。
5. 請求項１記載のプラズマディスプレイ装置において、
   サブフィールドにおけるリセット動作時に保持するサステイン電極の電位のうち少なくとも１つの電位が、前記アドレスパルスの電位と等しいことを特徴とするプラズマディスプレイ装置。
6. 請求項１記載のプラズマディスプレイ装置において、
   サブフィールドにおけるアドレス動作時に、スキャン電極とならない方のサステイン電極の電位が、少なくともアドレス動作時の一部において前記アドレスパルスの電位と等しいことを特徴とするプラズマディスプレイ装置。
7. 請求項１記載のプラズマディスプレイ装置において、
   サブフィールドにおけるアドレス動作時にスキャン電極へ印加するスキャンパルスの電位が、前記サステインパルスの負のパルスの電位と等しいことを特徴とするプラズマディスプレイ装置。

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