KR100581917B1 - 효율적으로 전위들이 발생되는 방전 디스플레이 장치 - Google Patents

효율적으로 전위들이 발생되는 방전 디스플레이 장치 Download PDF

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Abstract

본 발명에 따른 방전 디스플레이 장치에는, 방전 디스플레이 패널, 방전 디스플레이 패널의 각 전극 라인들에 구동 신호들을 인가하는 구동부들, 구동부들이 동작할 수 있게 하는 구동 제어 신호들을 발생시키는 제어부, 및 구동부들에 구동 전위들을 공급하고 구동부들과 제어부에 동작 전위들을 공급하는 전원 공급부가 구비된다. 전원 공급부는 펄스 발생부 및 적어도 한 전위 상승부를 포함한다. 펄스 발생부는 적어도 한 설정 실효 전위(
Figure 112004023457155-pat00001
)의 펄스열(SP)을 발생시킨다. 전위 상승부는 입력 직류 전위(VDCIN)를 상승시켜 상기 구동 전위들 및 상기 동작 전위들중에서 어느 하나(VDCOUT)를 발생시킨다. 여기에서, 다이오드를 통한 입력 직류 전위(VDCIN)와 캐페시터를 통한 펄스열(SP)의 설정 실효 전위(
Figure 112004023457155-pat00002
)가 더해진다.

Description

효율적으로 전위들이 발생되는 방전 디스플레이 장치{Discharge display apparatus wherein electric potentials are efficiently generated}
도 1은 통상적인 방전 디스플레이 패널로서의 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여주는 단면도이다.
도 3은 본 발명에 따른 방전 디스플레이 장치에서의 구동 방식을 보여주는 타이밍도이다.
도 4는 도 3의 단위 서브-필드에서 도 1의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들의 파형도이다.
도 5는 본 발명에 따른 방전 디스플레이 장치로서의 플라즈마 디스플레이 장치를 보여주는 블록도이다.
도 6은 도 5의 전원 공급부의 내부 구성의 일 예를 보여주는 블록도이다.
도 7은 도 6의 제1 내지 제6 전위 상승부들 각각의 내부 구성의 일 예를 보여주는 회로도이다.
도 8은 도 7의 A 지점에 나타나는 전위의 파형도이다.
도 9는 도 5의 전원 공급부의 내부 구성의 또다른 예를 보여주는 블록도이다.
도 10은 도 9의 제2 또는 제5 전위 상승부들 각각의 내부 구성의 일 예를 보여주는 회로도이다.
도 11a는 도 10의 A 지점에 나타나는 전위의 파형도이다.
도 11b는 도 10의 B 지점에 나타나는 전위의 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인, SF1, ...SF8...서브필드,
SY...Y 구동 제어 신호, SX...X 구동 제어 신호,
SA...어드레스 구동 제어 신호, 61...전원 공급부,
62...논리 제어부, 53...어드레스 구동부,
54...X-구동부, 55...Y-구동부,
56...영상 처리부.
본 발명은, 방전 디스플레이 장치에 관한 것으로서, 보다 상세하게는, 방전 디스플레이 패널, 이 방전 디스플레이 패널의 각 전극 라인들에 구동 신호들을 인가하는 구동부들, 이 구동부들이 동작할 수 있게 하는 구동 제어 신호들을 발생시키는 제어부, 및 상기 구동부들에 구동 전위들을 공급하고 상기 구동부들과 상기 제어부에 동작 전위들을 공급하는 전원 공급부가 구비된 방전 디스플레이 장치에 관한 것이다.
도 1은 통상적인 방전 디스플레이 패널로서의 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, ..., ABm), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Y n), X 전극 라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, ..., ABm )의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, ..., ABm)과 교차되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 기본적으로 적용되는 구동 방법(미국 특허 제5,541,618호 참조)에서는, 리셋팅(resetting), 어드레싱(addressing), 및 유지-방전(sustaining-discharge) 단계들이 단위 서브필드에서 순차적으로 수행된다. 리셋팅 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드 레싱 단계에서는, 선택된 디스플레이 셀들에 소정의 벽전위가 생성된다. 유지-방전 단계에서는, 모든 XY 전극 라인쌍들에 소정의 교류 전위가 인가됨으로써 어드레싱 단계에서 상기 벽전위가 형성된 디스플레이 셀들이 유지-방전을 일으킨다. 이 유지-방전 단계에 있어서, 유지-방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(14) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(16)이 여기되어 빛이 발생된다.
상기와 같은 방전 디스플레이 패널의 구동 장치에는 구동부들, 제어부, 및 전원 공급부가 구비된다. 구동부들은 방전 디스플레이 패널의 각 전극 라인들에 구동 신호들을 인가한다. 제어부는 구동부들이 동작할 수 있는 구동 제어 신호들을 발생시킨다. 전원 공급부는, 구동부들에 구동 전위들을 공급하고, 구동부들과 제어부에 동작 전위들을 공급한다. 여기에서, 상기 구동 전위들 및 동작 전위들은 항상 일정하도록 제어된다.
전원 공급부는 교류/직류 변환부 및 복수의 직류/직류 변환부들을 포함한다. 교류/직류 변환부는 입력 교류 전위를 직류 전위로 변환시킨다. 직류/직류 변환부들은 교류/직류 변환부로부터의 직류 전위를 상기 구동 전위들 및 동작 전위들로 변환시킨다.
여기에서, 통상적인 직류/직류 변환부들 각각은 스위칭 소자들, 트랜스포머, 정류부, 및 제어기를 포함한다. 스위칭 소자들은 교류/직류 변환부로부터의 직류 전위를 스위칭하여 제1 교류 전위로 변환시킨다. 이에 따라 트랜스포머는 스위칭 소자들의 동작에 의하여 발생된 제1 교류 전위를 제2 교류 전위로 변환시킨다. 정 류부는 트랜스포머로부터의 제2 교류 전위를 정류하여 상기 구동 전위 또는 동작 전위를 발생시킨다. 제어기는 스위칭 소자들을 주기적으로 온(On) 및 오프(Off)시키되, 정류부로부터의 출력 전위에 반비례하도록 스위칭 소자들의 온(On) 시간을 제어한다. 이에 따라, 정류부로부터의 상기 구동 전위 또는 동작 전위가 일정하게 출력될 수 있다.
하지만, 상기와 같은 전원 공급부를 가진 통상적인 방전 디스플레이 장치에 의하면, 전원 공급부의 직류/직류 변환부들에 고가의 회로 소자들이 대량 사용되므로, 제조 비용이 상승되는 문제점이 있다.
본 발명의 목적은, 최소한의 회로 소자들만이 사용되어 구동 전위들 및 동작 전위들이 효율적으로 발생됨으로써 제조 비용이 줄어들 수 있는 방전 디스플레이 장치를 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 방전 디스플레이 장치에는, 방전 디스플레이 패널, 상기 방전 디스플레이 패널의 각 전극 라인들에 구동 신호들을 인가하는 구동부들, 상기 구동부들이 동작할 수 있게 하는 구동 제어 신호들을 발생시키는 제어부, 및 상기 구동부들에 구동 전위들을 공급하고 상기 구동부들과 상기 제어부에 동작 전위들을 공급하는 전원 공급부가 구비된다. 상기 전원 공급부는 펄스 발생부 및 적어도 한 전위 상승부를 포함한다. 상기 펄스 발생부는 적어도 한 설정 실효 전위(
Figure 112004023457155-pat00003
)의 펄스열(SP)을 발생시킨다. 상기 전위 상승부는 입력 직류 전위(VDCIN)를 상승시켜 상기 구동 전위들 및 상기 동작 전위들중에서 어느 하나(VDCOUT)를 발생시킨다. 여기에서, 다이오드를 통한 상기 입력 직류 전위(VDCIN )와 캐페시터를 통한 상기 펄스열(SP)의 설정 실효 전위(
Figure 112004023457155-pat00004
)가 더해진다.
본 발명의 상기 방전 디스플레이 장치에 의하면, 상기 입력 직류 전위(VDCIN)와 상기 펄스열(SP)의 설정 실효 전위(
Figure 112004023457155-pat00005
)가 더해짐으로써 상기 구동 전위들 및 상기 동작 전위들중에서 어느 하나(VDCOUT)가 발생될 수 있다. 이에 따라, 상기 전위 상승부의 다이오드와 캐페시터, 그리고 상기 펄스 발생부를 사용하여 다양한 상기 구동 전위들 및 상기 동작 전위들이 발생될 수 있다. 즉, 최소한의 회로 소자들만이 사용되어 구동 전위들 및 동작 전위들이 효율적으로 발생됨으로써 방전 디스플레이 장치의 제조 비용이 줄어들 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다. 여기서, 본 발명의 방전 디스플레이 장치에 포함된 방전 디스플레이 패널로서의 플라즈마 디스플레이 패널에 대해서는 도 1 및 2를 참조하여 설명한 바와 같다.
도 3은 본 발명에 따른 방전 디스플레이 장치로서의 플라즈마 디스플레이 장치에서의 구동 방식을 보여준다. 도 3을 참조하면, 모든 단위 프레임들 각각은 시 분할 계조 디스플레이를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋팅 시간(R1, ..., R 8), 어드레싱 시간(A1, ..., A8), 및 유지-방전 시간(S1, ..., S8)로 분할된다.
모든 디스플레이 셀들의 방전 조건들은 각 리셋팅 시간(R1, ..., R8)에서 균일해지면서 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 된다.
각 어드레싱 시간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1 , ..., ABm)에 디스플레이 데이터 신호들이 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 디스플레이 데이터 신호들이 인가되면 상응하는 방전셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 유지-방전 시간(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Y n)과 모든 X 전극 라인들(X1, ..., Xn)에 유지-방전 펄스가 교호하게 인가되어, 상응하는 어드레싱 시간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 디스플레이 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지-방전 시간(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유 지-방전 시간(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 디스플레이되지 않은 경우를 포함하여 256 계조로써 디스플레이할 수 있다.
여기서, 제1 서브필드(SF1)의 유지-방전 시간(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 유지-방전 시간(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 유지-방전 시간(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 유지-방전 시간(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 유지-방전 시간(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 유지-방전 시간(S6)에는 25에 상응하는 시간(32T)이, 제7 서브필드(SF7)의 유지-방전 시간(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF8)의 유지-방전 시간(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브필드들중에서 디스플레이될 서브필드를 적절히 선택하면, 어느 서브필드에서도 디스플레이되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.
도 4는 도 3의 단위 서브-필드(SF)에서 도 1의 플라즈마 디스플레이 패널(1)의 전극 라인들에 인가되는 신호들을 보여준다. 도 4에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, SX1..Xn은 X 전극 라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 S Y1, ..., SYn은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다.
도 4를 참조하면, 단위 서브-필드(SF)의 리셋팅 시간(R)의 제1 시간(t1 ~ t2)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전위가 접지 전위(V G)으로부터 제2 전위(VS)까지 지속적으로 상승된다. 여기서, Y 전극 라인들(Y1, ..., Y n)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn ) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A1, ..., Am) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.
벽전하 축적 시간으로서의 제2 시간(t2 ~ t3)에서는, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전위가 제2 전위(VS)으로부터 제2 전위(VS)보다 제4 전위(VSET)만큼 더 높은 제1 전위(VSET+VS)까지 지속적으로 상승된다. 여기서, X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm )에는 접지 전위(VG)이 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm ) 사이의 방전보다 Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다.
벽전하 배분 시간으로서의 제3 시간(t3 ~ t4)에서는, X 전극 라인들(X1, ..., Xn)에 인가되는 전위가 제2 전위(VS)으로 유지된 상태에서, Y 전극 라인들(Y 1, ..., Yn)에 인가되는 전위가 제2 전위(VS)으로부터 제3 전위로서의 접지 전위(V G)까지 지속적으로 하강된다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG)이 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다. 이에 따라, X 전극 라인들(X1, ..., Xn)의 벽전위(wall electric-potential)가 어드레스 전극 라인들(AR1, ..., ABm)의 벽전위보다 낮고 Y 전극 라인들(Y1, ..., Y n)의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 시간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전위(VA-VG)이 낮아질 수 있다. 한편, 모든 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG )이 인가되므로, 어드레스 전극 라인들(AR1, ..., ABm)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 소멸한다.
이어지는 어드레싱 시간(A)에서, 어드레스 전극 라인들에 디스플레이 데이터 신호가 인가되고, 제2 전위(VS)보다 낮은 제5 전위(VSCAN)으로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전위(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 디스플레이 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전위(VA)이, 그렇지 않을 경우에 접지 전위(VG)이 인가된다. 이에 따라 접지 전위(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전위(VA)의 디스플레이 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레싱 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전위(VS)이 유지된다.
이어지는 디스플레이-유지 시간(S)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전위(VS)의 디스플레이-유지 펄스들이 교호하게 인가되어, 상응하는 어드레싱 시간(A)에서 벽전하들이 형성된 디스플레이 셀들에서 디스플레이-유지를 위한 방전을 일으킨다.
도 4 및 5를 참조하면, 본 발명에 따른 방전 디스플레이 장치로서의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(1), 영상 처리부(56), 논리 제어부(62), 어드레스 구동부(53), X-구동부(54), Y-구동부(65), 및 전원 공급부(61)를 포함한다.
플라즈마 디스플레이 패널(1)에 대해서는 도 1 및 2를 참조하여 설명한 바와 같다. 영상 처리부(56)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 논리 제어부(62)는 영상 처리부(56)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX )을 발생시 킨다.
어드레스 구동부(53)는, 논리 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 디스플레이 데이터 신호들을 발생시키고, 발생된 디스플레이 데이터 신호들을 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 인가한다. X-구동부(54)는 논리 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들(도 1의 X1, ...Xn)에 인가한다. Y-구동부(55)는 논리 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들(도 1의 Y1, ...Yn)에 인가한다.
전원 공급부(61)는 각 구동부(53, 54, 55), 영상 처리부(56), 및 논리 제어부(62)에 구동 전위들(VA, VSCAN, VS, VSET, VGT ) 및 동작 전위들(3.3 V, 5 V)을 공급한다. 보다 상세하게는, 영상 처리부(56)에 5 V의 동작 전위가, 그리고 논리 제어부(62)에 3.3 V 및 5 V의 동작 전위들이 공급된다. 또한, Y-구동부(55)에 구동 전위들로서의 유지-방전 전위(VS), 추가 전위(VSET), 및 주사-바이어스 전위(V SCAN)가 공급되고, 동작 전위들로서의 게이트 동작 전위(vGT)와 5 V(볼트)가 공급된다. 또한, 어드레스 구동부(53)에 구동 전위로서의 어드레싱 전위(VA)가 공급되고, 동작 전위로서의 게이트 동작 전위(vGT)와 5 V(볼트)가 공급된다. 그리고 X-구동부(54)에 구동 전위로서의 유지-방전 전위(VS)가 공급되고, 동작 전위로서의 게이트 동작 전위(vGT)와 5 V(볼트)가 공급된다.
도 4 및 6을 참조하면, 도 5의 전원 공급부(61)는 펄스 발생부(617), 교류/직류 변환부(610), 및 제1 내지 제6 전위 상승부들(611 내지 616)을 포함한다.
펄스 발생부(617)는 제1 설정 실효 전위(
Figure 112004023457155-pat00006
)의 제1 펄스열(SP1), 제2 설정 실효 전위(
Figure 112004023457155-pat00007
)의 제2 펄스열(SP2), 제3 설정 실효 전위(
Figure 112004023457155-pat00008
)의 제3 펄스열(SP3), 제4 설정 실효 전위(
Figure 112004023457155-pat00009
)의 제4 펄스열(SP4), 제5 설정 실효 전위(
Figure 112004023457155-pat00010
)의 제5 펄스열(SP5), 및 제6 설정 실효 전위(
Figure 112004023457155-pat00011
)의 제6 펄스열(SP6)을 동시에 발생시킨다.
교류/직류 변환부(610)는 입력 교류 전위(VACIN)를 3.3 V의 동작 전위로 변환시킨다. 제1 전위 상승부(611)는 펄스 발생부(617)로부터의 제1 펄스열(SP1)의 제1 설정 실효 전위(
Figure 112004023457155-pat00012
) 즉, 1.7 V의 설정 실효 전위와 3.3 V의 입력 직류 전위를 더하여 5 V의 동작 전위를 발생시킨다. 제2 전위 상승부(612)는 펄스 발생부(617) 로부터의 제2 펄스열(SP2)의 제2 설정 실효 전위(
Figure 112004023457155-pat00013
)와 5 V의 입력 직류 전위를 더하여 게이트 동작 전위(vGT)를 발생시킨다. 제3 전위 상승부(613)는 펄스 발생부(617)로부터의 제3 펄스열(SP3)의 제3 설정 실효 전위(
Figure 112004023457155-pat00014
)와 게이트 동작 전위(vGT)를 더하여 주사-바이어스 전위(VSCAN)를 발생시킨다. 제4 전위 상승부(614)는 펄스 발생부(617)로부터의 제4 펄스열(SP4)의 제4 설정 실효 전위(
Figure 112004023457155-pat00015
)와 주사-바이어스 전위(VSCAN)를 더하여 어드레싱 전위(VA)를 발생시킨다. 제5 전위 상승부(615)는 펄스 발생부(617)로부터의 제5 펄스열(SP5)의 제5 설정 실효 전위(
Figure 112004023457155-pat00016
)와 어드레싱 전위(VA)를 더하여 유지-방전 전위(VS)를 발생시킨다. 제6 전위 상승부(616)는 펄스 발생부(617)로부터의 제6 펄스열(SP6)의 제6 설정 실효 전위(
Figure 112004023457155-pat00017
)와 유지-방전 전위(VS)를 더하여 추가 전위(VSET)를 발생시킨다.
도 7은 도 6의 제1 내지 제6 전위 상승부들(611 내지 616) 각각의 내부 구성의 일 예를 보여준다. 도 7을 참조하면, 제1 내지 제6 전위 상승부들(611 내지 616) 각각은 제1 다이오드(D1), 제2 다이오드(D2), 제1 캐페시터(C1), 및 제2 캐페 시터(C2)를 포함한다.
제1 다이오드(D1)의 에노드에는 입력 직류 전위(VDCIN)가 인가된다. 제1 캐페시터(C1)의 일측 전극에는 설정 피크 전위(VPP)의 상기 펄스열(SP)이 인가된다. 제1 다이오드(D1)의 캐소드와 제1 캐페시터(C1)의 타측 전극이 연결된 지점(A)에는 제2 다이오드(D2)의 에노드가 연결된다. 제2 캐페시터(C2)의 일측 전극은 접지된다. 제2 다이오드(D2)의 캐소드 및 제2 캐페시터(C2)의 타측 전극이 연결된 지점(B)에서는 상기 동작 전위(VDCOUT)가 발생된다.
도 8은 도 7의 A 지점에 나타나는 전위의 파형을 보여준다. 도 7 및 8을 참조하면, 도 7의 A 지점에는 제1 다이오드(D1)로부터의 입력 직류 전위 VDCIN과 제1 캐페시터(C1)로부터의 설정 피크 전위 VPP의 상기 펄스열(SP)이 더해진다. 따라서, 도 7의 A 지점에 인가되는 펄스열의 피크 전위를 VAP라 하면, 아래의 수학식 1이 성립한다.
Figure 112004023457155-pat00018
따라서, 제2 다이오드(D2) 및 제2 캐페시터(C2)를 통하여 직류 전위로 정류된 동작 전위 VDCOUT는 상기 입력 직류 전위 VDCIN과 제1 캐페시터(C1)로부터의 상기 펄스열(SP)의 설정 실효 전위
Figure 112004023457155-pat00019
가 더해진 값이다. 즉, 동작 전위 VDCOUT는 아래의 수학식 2에 의하여 구해진다.
Figure 112004023457155-pat00020
도 9는 도 5의 전원 공급부(61)의 내부 구성의 또다른 예를 보여준다. 도 4 및 9를 참조하면, 도 5의 전원 공급부(61)는 펄스 발생부(617), 교류/직류 변환부(610), 및 제1 내지 제6 전위 상승부들(611 내지 616)을 포함한다.
펄스 발생부(617)는 제1 설정 실효 전위(
Figure 112004023457155-pat00021
)의 제1 펄스열(SP1)과 제2 설정 실효 전위(
Figure 112004023457155-pat00022
)의 제2 펄스열(SP2)만을 동시에 발생시킨다.
교류/직류 변환부(610)는 입력 교류 전위(VACIN)를 3.3 V의 동작 전위로 변환시킨다. 제1 전위 상승부(611)는 펄스 발생부(617)로부터의 제1 펄스열(SP1)의 제1 설정 실효 전위(
Figure 112004023457155-pat00023
) 즉, 1.7 V의 설정 실효 전위와 3.3 V의 입력 직류 전위를 더하여 5 V의 동작 전위를 발생시킨다. 제2 전위 상승부(612)는 펄스 발생부(617)로부터의 제1 펄스열(SP1)의 제1 설정 실효 전위(
Figure 112004023457155-pat00024
)의 2 배의 전위와 5 V의 입 력 직류 전위를 더하여 게이트 동작 전위(vGT)를 발생시킨다. 제3 전위 상승부(613)는 펄스 발생부(617)로부터의 제1 펄스열(SP1)의 제1 설정 실효 전위(
Figure 112004023457155-pat00025
)의 3 배의 전위와 게이트 동작 전위(vGT)를 더하여 주사-바이어스 전위(VSCAN)를 발생시킨다.
제4 전위 상승부(614)는 펄스 발생부(617)로부터의 제2 펄스열(SP2)의 제2 설정 실효 전위(
Figure 112004023457155-pat00026
)와 주사-바이어스 전위(VSCAN)를 더하여 어드레싱 전위(VA)를 발생시킨다. 제5 전위 상승부(615)는 펄스 발생부(617)로부터의 제2 펄스열(SP2)의 제2 설정 실효 전위(
Figure 112004023457155-pat00027
)의 2 배의 전위와 어드레싱 전위(VA)를 더하여 유지-방전 전위(VS)를 발생시킨다. 제6 전위 상승부(616)는 펄스 발생부(617)로부터의 제2 펄스열(SP2)의 제2 설정 실효 전위(
Figure 112004023457155-pat00028
)의 3 배의 전위와 유지-방전 전위(VS)를 더하여 추가 전위(VSET)를 발생시킨다.
도 10은 도 9의 제2 또는 제5 전위 상승부들(612, 615) 각각의 내부 구성의 일 예를 보여주는 회로도이다. 물론, 제1 또는 제4 전위 상승부들(611, 614) 각각의 내부 구성은 도 7을 참조하여 설명된 바와 같다. 또한, 도 7의 구성에서 캐페 시터(C2)와 다이오드(D3)가 추가됨에 의하여 도 10의 구성이 나타난 바와 같이, 제3 또는 제6 전위 상승부들(613, 616) 각각의 내부 구성은 도 10의 구성에서 캐페시터와 다이오드가 추가되는 구성이므로 그 설명을 생략하기로 한다.
도 10을 참조하면, 도 9의 제2 또는 제5 전위 상승부들(612, 615) 각각은 제1 다이오드(D1), 제2 다이오드(D2), 제3 다이오드(D3), 제1 캐페시터(C 1), 제2 캐페시터(C2), 및 제3 캐페시터(C3)를 포함한다. 제1 다이오드(D1)의 에노드에는 입력 직류 전위(VDCIN) 예를 들어, 3.3 V 또는 어드레싱 전위(VA)가 인가된다. 제1 및 제2 캐페시터들(C1, C2)의 일측 전극들에는 상기 펄스열(SP) 예를 들어, 제1 펄스열(SP1) 또는 제2 펄스열(SP2)이 인가된다. 제1 다이오드(D1)의 캐소드와 제1 캐페시터(C1)의 타측 전극이 연결된 지점(A)에는 제2 다이오드(D2)의 에노드가 연결된다. 제2 다이오드(D2)의 캐소드와 제2 캐페시터(C2)의 타측 전극이 연결된 지점(B)에는 제3 다이오드(D3)의 에노드가 연결된다. 제3 캐페시터(C3)의 일측 전극은 접지된다. 제3 다이오드(D3)의 캐소드 및 제3 캐페시터(C3)의 타측 전극이 연결된 지점에서 상기 동작 전위(VDCOUT) 예를 들어, 게이트 동작 전위(vGT) 또는 유지-방전 전위(VS)가 발생된다.
도 11a는 도 10의 A 지점에 나타나는 전위의 파형(SA)을 보여준다. 도 11b 는 도 10의 B 지점에 나타나는 전위의 파형(SB)을 보여준다.
도 10 내지 11b를 참조하면, 도 10의 A 지점에는 제1 다이오드(D1)로부터의 입력 직류 전위 VDCIN과 제1 캐페시터(C1)로부터의 설정 피크 전위 VPP 의 상기 펄스열(SP)이 더해진다. 따라서, 도 7의 A 지점에 인가되는 펄스열의 피크 전위를 VAPA라 하면, 아래의 수학식 3이 성립한다.
Figure 112004023457155-pat00029
따라서, 제2 다이오드(D2)의 출력 전위는 상기 입력 직류 전위 VDCIN과 제1 캐페시터(C1)로부터의 상기 펄스열(SP)의 설정 실효 전위
Figure 112004023457155-pat00030
가 더해진 값이다. 즉, 제2 다이오드(D2)의 출력 전위 VD2는 아래의 수학식 4에 의하여 구해진다.
Figure 112004023457155-pat00031
또한, 도 10의 B 지점에는 제2 캐페시터(C2)로부터의 설정 피크 전위 VPP의 펄스열이 인가된다. 따라서, 도 10의 B 지점에 인가되는 펄스열의 피크 전위를 VAPB라 하면, 아래의 수학식 5가 성립한다.
Figure 112004023457155-pat00032
따라서, 제3 다이오드(D3) 및 제3 캐페시터(C3)를 통하여 직류 전위로 정류된 동작 전위 VDCOUT는 상기 제2 다이오드(D2)의 출력 전위 VD2와 제2 캐페시터(C 2)로부터의 상기 펄스열(SP)의 설정 실효 전위
Figure 112004023457155-pat00033
가 더해진 값이다. 즉, 동작 전위 VDCOUT는 아래의 수학식 6에 의하여 구해진다.
Figure 112004023457155-pat00034
이상 설명된 바와 같이, 본 발명에 따른 방전 디스플레이 장치에 의하면, 입력 직류 전위(VDCIN)와 상기 펄스열(SP)의 설정 실효 전위(
Figure 112004023457155-pat00035
)가 더해짐으로써 상기 구동 전위들 및 상기 동작 전위들중에서 어느 하나(VDCOUT)가 발생될 수 있다. 이에 따라, 상기 전위 상승부의 다이오드와 캐페시터, 그리고 상기 펄스 발생부를 사용하여 다양한 상기 구동 전위들 및 상기 동작 전위들이 발생될 수 있다. 즉, 최소한의 회로 소자들만이 사용되어 구동 전위들 및 동작 전위들이 효율적으로 발 생됨으로써 방전 디스플레이 장치의 제조 비용이 줄어들 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (3)

  1. 방전 디스플레이 패널, 상기 방전 디스플레이 패널의 각 전극 라인들에 구동 신호들을 인가하는 구동부들, 상기 구동부들이 동작할 수 있게 하는 구동 제어 신호들을 발생시키는 제어부, 및 상기 구동부들에 구동 전위들을 공급하고 상기 구동부들과 상기 제어부에 동작 전위들을 공급하는 전원 공급부가 구비된 방전 디스플레이 장치에 있어서,
    상기 전원 공급부가,
    적어도 한 설정 실효 전위(
    Figure 112004023457155-pat00036
    )의 펄스열(SP)을 발생시키는 펄스 발생부, 및
    입력 직류 전위(VDCIN)를 상승시켜 상기 구동 전위들 및 상기 동작 전위들중에서 어느 하나(VDCOUT)를 발생시키는 적어도 한 전위 상승부를 포함하고,
    상기 전위 상승부에서,
    다이오드를 통한 상기 입력 직류 전위(VDCIN)와 캐페시터를 통한 상기 펄스열(SP)의 설정 실효 전위(
    Figure 112004023457155-pat00037
    )가 더해지는 방전 디스플레이 장치.
  2. 제1항에 있어서, 상기 전위 상승부가,
    제1 다이오드(D1), 제2 다이오드(D2), 제1 캐페시터(C1), 및 제2 캐페시터(C2)를 포함하며,
    상기 제1 다이오드(D1)의 에노드에 상기 입력 직류 전위(VDCIN)가 인가되고,
    상기 제1 캐페시터(C1)의 일측 전극에 상기 펄스열(SP)이 인가되며,
    상기 제1 다이오드(D1)의 캐소드와 상기 제1 캐페시터(C1)의 타측 전극이 연결된 지점(A)에 상기 제2 다이오드(D2)의 에노드가 연결되고,
    상기 제2 캐페시터(C2)의 일측 전극이 접지되며,
    상기 제2 다이오드(D2)의 캐소드 및 상기 제2 캐페시터(C2)의 타측 전극이 연결된 지점에서 상기 동작 전위(VDCOUT)가 발생되는 방전 디스플레이 장치.
  3. 제1항에 있어서, 상기 전위 상승부가,
    제1 다이오드(D1), 제2 다이오드(D2), 제3 다이오드(D3), 제1 캐페시터(C 1), 제2 캐페시터(C2), 및 제3 캐페시터(C3)를 포함하며,
    상기 제1 다이오드(D1)의 에노드에 상기 입력 직류 전위(VDCIN)가 인가되고,
    상기 제1 및 제2 캐페시터들(C1, C2)의 일측 전극들에 상기 펄스열(SP)이 인가되며,
    상기 제1 다이오드(D1)의 캐소드와 상기 제1 캐페시터(C1)의 타측 전극이 연결된 지점(A)에 상기 제2 다이오드(D2)의 에노드가 연결되고,
    상기 제2 다이오드(D2)의 캐소드와 상기 제2 캐페시터(C2)의 타측 전극이 연결된 지점(B)에 상기 제3 다이오드(D3)의 에노드가 연결되며,
    상기 제3 캐페시터(C3)의 일측 전극이 접지되고,
    상기 제3 다이오드(D3)의 캐소드 및 상기 제3 캐페시터(C3)의 타측 전극이 연결된 지점에서 상기 동작 전위(VDCOUT)가 발생되는 방전 디스플레이 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06332401A (ja) * 1993-05-25 1994-12-02 Fujitsu Ltd カラー型プラズマディスプレイ装置の電源装置
KR20030026150A (ko) * 2001-09-25 2003-03-31 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 전원공급장치 및 방법

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