JPWO2006137287A1 - 半導体装置の製造方法および基板処理装置 - Google Patents

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Abstract

ゲートスタック形成工程全体としてのスループットを向上させる。高誘電体膜形成ステップ、プラズマ窒化ステップ、アニールステップおよびゲート電極形成ステップを備えたゲートスタック形成工程をクラスタ装置によって実施するに際して、最終のゲート電極形成ステップを途中まで実施したところで一旦打ち切り残りゲート電極形成ステップを複数枚一括して実施する。クラスタ装置における一連のステップの待ち時間が短くなるので、ゲートスタック形成工程の全体としてのスループットを向上させることができる。

Description

本発明は、半導体装置の製造方法および基板処理装置に関し、例えば、半導体集積回路装置（以下、ＩＣという。）の製造方法において、半導体素子を含む集積回路が作り込まれる半導体ウエハ（以下、ウエハという。）にＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）のゲートスタック構造を形成する工程に利用して有効なものに関する。
従来から、ＩＣの構成要素の一つであるＭＯＳＦＥＴのゲート絶縁膜には酸化シリコン（ＳｉＯ2 ）膜が使用されている。
最近は、ＩＣの最小加工寸法の縮小の進展に伴って、ゲート絶縁膜を薄膜化してより多くの電気容量を持たせることが、要求されて来ている。
ところが、酸化シリコン膜が２．０ｎｍ以下に薄膜化されると、リーク電流が多くなるために、酸化シリコンはＭＯＳＦＥＴとして使用し得なくなることが懸念されている。
これに対して、薄膜化ではなく、酸化シリコン膜よりも誘電率が高い金属酸化膜、特に、シリコンを含んだ金属酸化膜であるシリケート膜をゲート絶縁膜に使用することにより、電気容量を増加させることが検討されている。シリケート膜のうちでも、比較的熱的に安定なハフニウムシリケート（Ｈｆx Ｓｉy Ｏ2 ）膜が有望視されている。
ところで、従来のＩＣの製造方法におけるＭＯＳＦＥＴのゲート形成工程においては、ゲート絶縁膜の上にゲート電極としての多結晶シリコン（Poly−Ｓｉ）を成膜した後に、導電性を持たせるためのドーパントが注入され、さらに、ＭＯＳＦＥＴのソースおよびドレインの部分のドーパントと一緒に活性化アニールが実施される。
一般に、この活性化アニールの処理温度は、１０００℃程度である。
従来のＭＯＳＦＥＴのゲート形成工程において、ゲート絶縁膜としてハフニウムシリケート膜を使用した場合には、このように活性化アニールの処理温度が１０００℃程度であることから、ハフニウムシリケート膜のＨｆＯとＳｉＯとが相互に拡散し、酸化ハフニウム（ＨｆＯ2 ）と酸化シリコン（ＳｉＯ2 ）とにそれぞれ分離してしまい、酸化ハフニウムが結晶化してしまうという問題点がある。
酸化ハフニウムが結晶化すると、結晶化した酸化ハフニウムとアモルファスの部分である酸化シリコンとの境界を伝って、リーク電流が流れてしまい、ＭＯＳＦＥＴとして動作しなくなるという現象につながってしまう。
そこで、ＨｆＯとＳｉＯとの相互の拡散を防止するために、ハフニウムシリケート膜中に窒素原子を入れることが提案されている。
この窒素原子は、例えば、窒素プラズマを用いてハフニウムシリケート膜中に拡散させ、その後、アニールによってシリコン原子やハフニウム原子や酸素原子と結合させて安定化させることにより、ゲート絶縁膜としてのハフニウムオキシナイトライド（Ｈｆx Ｓｉy ＯＮ）膜が形成される。
このハフニウムオキシナイトライド膜を使用したゲートスタック（ゲート絶縁膜−ゲート電極）構造の形成工程においては、ハフニウムシリケート膜の成膜ステップ、プラズマ窒化法による窒素の導入ステップ、アニールによる窒素の安定化ステップおよび多結晶シリコン膜の形成ステップを、それぞれハフニウムシリケート膜形成用のＣＶＤ装置、プラズマ窒化装置、アニール装置および多結晶シリコン膜形成用のＣＶＤ装置を順番に使用することにより、実施する必要がある。
一般的には、これらの四つのステップをこれらの四つの装置によってそれぞれ実施することが、考えられる。
しかしながら、この場合には、前のステップを実施した装置から次のステップを実施するための装置にウエハを搬送する間に、ウエハが大気に晒されるために、大気中の水分等がウエハに形成された膜の表面に吸着する。
水分が膜表面に吸着したままの状態で、次のステップが実施されると、その水分が膜中に取り込まれるために、絶縁膜の絶縁耐性が劣化したり、絶縁膜と電極の界面に低誘電率層が形成されてゲートスタック構造としての電気容量の低下を招いたり、多結晶シリコン電極の抵抗率が劣化したりする。
そこで、ハフニウムシリケート膜形成用のＣＶＤ装置、プラズマ窒化装置、アニール装置および多結晶シリコン膜形成用のＣＶＤ装置を一つの真空搬送室によって接続したクラスタツールと呼ばれる装置（以下、クラスタ装置という。）を使用することにより、これらの四つのステップを実施することが、考えられる。
なお、シリコンウエハ表面に界面制御層の形成からＨｉｇｈ−ｋ（高誘電率）ゲート絶縁膜の形成までをｉｎ−ｓｉｔｕにて連続して実施するクラスタ装置を述べている例としては、非特許文献１がある。
「電子材料２００４年１２月号別冊」，株式会社工業調査会，２００４年１１月２６日，ｐ．４４−４８
前述した四つの装置を備えたクラスタ装置は、コストパフォーマンスの要求から単位時間当たりの処理枚数（スループット）が最大限になることが要求される。そのためには、四つの装置の処理時間のそれぞれが短いことが必要であるとともに、それらが等しいことが必要である。
なぜならば、一つの装置での処理時間が長ければ、他の三つの装置の処理時間がいくら短くても、クラスタ装置の処理時間はその一つの装置の長い処理時間に律速されてしまうからである。
例えば、通常２〜４ｎｍのＨｉｇｈ−ｋ膜の成膜処理、プラズマ処理およびアニール処理は、それぞれ数分以内にそろえることができるが、電極形成処理だけは形成する膜厚が１００〜１５０ｎｍと厚いため１０分以上となり、クラスタ装置としてのスループットを落としてしまう問題がある。
なお、ここでは、高誘電率膜として、ハフニウムシリケート膜を用いる場合について述べたが、ハフニア、ハフニウムアルミネート膜や、その他の高誘電体と呼ばれる膜とメタル電極の組合わせの場合についても同様のことが懸念される。
本発明の目的は、工程全体としての処理時間を短縮することができるとともに、最大限のスループットを発揮することができる半導体装置の製造方法および基板処理装置を提供することにある。
本発明に係る発明のうち代表的なものは、次の通りである。
（１）基板に対して異なる処理を少なくとも１枚ずつ連続して実施するステップと、
前記連続処理のうち最後の処理を途中まで実施したところで中断するステップと、
前記中断した処理の残りを複数枚一括して実施するステップと、
を有する半導体装置の製造方法。
（２）前記（１）において、前記複数枚の一括処理は、処理室内に複数枚の基板を収容して実施する半導体装置の製造方法。
（３）前記（１）において、前記複数枚の一括処理は、少なくとも１枚の基板を収容して処理する処理室を複数使用して実施する半導体装置の製造方法。
（４）前記（１）において、前記複数枚の一括処理は、一つの基板収納容器に収納した基板枚数単位で実施する半導体装置の製造方法。
（５）前記（１）において、前記複数枚の一括処理は、２５枚単位で実施する半導体装置の製造方法。
（６）前記（１）において、前記複数枚の一括処理は、前記連続処理を実施する装置とは異なる装置を使用して実施する半導体装置の製造方法。
（７）前記（１）において、前記連続処理における各処理は、それぞれ異なる処理室において実施する半導体装置の製造方法。
（８）前記（１）において、前記連続処理における最後の処理の処理時間を、前記連続処理における他の処理のうち最も処理時間の長い処理の処理時間以下に設定する半導体装置の製造方法。
（９）前記（１）において、前記連続処理は少なくとも、基板上に絶縁膜を形成するステップと、前記絶縁膜の上に電極を形成するステップとを含み、前記最後の処理とは前記電極を形成するステップである半導体装置の製造方法。
（１０）前記（１）において、前記連続処理は少なくとも、基板上にＨｉｇｈ−ｋ膜を形成するステップと、前記Ｈｉｇｈ−ｋ膜の上に電極を形成するステップとを含み、前記最後の処理とは前記電極を形成するステップである半導体装置の製造方法。
（１１）前記（１）において、前記連続処理は少なくとも、基板上にＨｉｇｈ−ｋ膜を形成するステップと、前記Ｈｉｇｈ−ｋ膜を窒化するステップと、前記窒化したＨｉｇｈ−ｋ膜をアニールするステップと、前記アニール後のＨｉｇｈ−ｋ膜の上に電極を形成するステップとを含み、前記最後の処理とは前記電極を形成するステップである半導体装置の製造方法。
（１２）基板に対して異なる処理を少なくとも１枚ずつ連続して実施する複数の処理室と、前記連続処理のうち最後の処理を途中まで実施したところで中断するように制御するコントローラとを備えた連続処理装置と、
基板に対して同一の処理を複数枚一括して実施する一つまたは複数の処理室と、前記連続処理装置にて中断した処理の残りを前記一つまたは複数の処理室にて複数枚一括して実施するように制御するコントローラとを備えた一括処理装置と、
を有する基板処理装置。
前記（１）の手段によれば、連続処理のうち最後の処理を途中まで実施したところで中断するので、連続処理全体としての処理時間を短縮することができるとともに、最大限のスループットを発揮することができる。
本発明の一実施の形態であるＭＯＳＦＥＴのゲートを形成するゲートスタック形成工程を示すフローチャートである。 本発明の一実施の形態であるクラスタ装置を示す平面断面図である。 枚葉式ＡＬＤ装置を示す正面断面図である。 ＭＭＴ装置を示す正面断面図である。 ＲＴＰ装置を示す正面断面図である。 枚葉式ＣＶＤ装置を示す一部切断正面図である。 バッチ式ＣＶＤ装置を示す一部切断正面図である。 その拡大部分断面図である。 比較例のゲートスタック形成工程を示すシーケンスチャートである。 本実施の形態に係るゲートスタック形成工程を示すシーケンスチャートである。 本発明の他の実施の形態であるゲートスタック形成工程の残りゲート電極形成ステップに使用される二基の枚葉式ＣＶＤ装置を有するマルチチャンバ装置を示す平面図である。 本発明の別の他の実施の形態であるゲートスタック形成工程の残りゲート電極形成ステップに使用されるバッチ式ＣＶＤ装置を有するクラスタ装置を示す一部切断平面図である。 ゲートスタック形成工程の残りゲート電極形成ステップに使用される本発明の別の実施の形態である積み重ね型マルチチャンバ装置を示す側面断面図である。
符号の説明
１…ポッド、２…ウエハ（被処理基板）、１０…クラスタ装置（基板処理装置）、１１…負圧移載室（基板移載室）、１２…負圧移載室筐体、１３…負圧移載装置（ウエハ移載装置）、１４…搬入室（搬入用予備室）、１５…搬出室（搬出用予備室）、１６…正圧移載室（ウエハ移載室）、１７Ａ、１７Ｂ…ゲートバルブ、１８Ａ、１８Ｂ…ゲートバルブ、１９…正圧移載装置（ウエハ移載装置）、２０…ノッチ合わせ装置、２１、２２、２３…ウエハ搬入搬出口、２４…ポッドオープナ、２５…載置台、２６…キャップ着脱機構、３１…第一処理ユニット、３２…第二処理ユニット、３３…第三処理ユニット、３４…第四処理ユニット、３５…第一クーリングユニット、３６…第二クーリングユニット、３７…コントローラ。
４０…ＡＬＤ装置、４１…処理室、４２…筐体、４３…ウエハ搬入搬出口、４４…ゲートバルブ、４５…昇降駆動装置、４６…昇降軸、４７…保持具、４７ａ…ヒータ、４８Ａ、４８Ｂ…パージガス供給口、４９…排気口、５０…排気装置、５１…排気ライン、５２…処理ガス供給口、５３Ａ…第一処理ガス供給ライン、５４Ａ…上流側止め弁、５５Ａ…下流側止め弁、５６Ａ…第一バブラ、５７Ａ…バブリング管、５８…アルゴンガス供給ライン、５９…アルゴンガス供給源、６０Ａ…止め弁、６１Ａ…ベントライン、６２Ａ…止め弁、５３Ｂ…第二処理ガス供給ライン、５４Ｂ…上流側止め弁、５５Ｂ…下流側止め弁、５６Ｂ…第二バブラ、５７Ｂ…バブリング管、６０Ｂ…止め弁、６１Ｂ…ベントライン、６２Ｂ…止め弁。
７０…ＭＭＴ装置、７１…処理室、７２…下側容器、７３…上側容器、７４…シャワーヘッド、７５…バッファ室、７６…シャワープレート、７７…ガス噴出孔、７８…ガス供給装置、７９…ガス供給ライン、８０…排気装置、８１…排気ライン、８２…ゲートバルブ、８３…プラズマ生成領域、８４…筒状電極、８５…整合器、８６…高周波電源、８７…筒状磁石、８８…遮蔽板、８９…サセプタ昇降軸、９０…サセプタ、９１…突き上げピン、９２…挿通孔、９３…インピーダンス調整器。
１１０…ＲＴＰ装置、１１１…処理室、１１２…筐体、１１３…容器、１１４…トッププレート、１１５…ボトムプレート、１１６…排気口、１１７…ウエハ搬入搬出口、１１８…ゲートバルブ、１１９…昇降駆動装置、１２０…昇降軸、１２１…昇降板、１２２…リフタピン、１２３…支持筒、１２４…冷却プレート、１２５…第一加熱ランプ群、１２６…第二加熱ランプ群、１２７…第一支柱、１２８…第二支柱、１２９…電力供給電線、１３１…タレット、１３２…ベアリング、１３３…内歯平歯車、１３４…原動側平歯車、１３５…ベアリング、１３６…サセプタ回転装置、１３７…アウタプラットホーム、１３８…インナプラットホーム、１３９…係合部、１４０…サセプタ、１４１…挿通孔、１４２…アニールガス供給管、１４３…不活性ガス供給管、１４４…プローブ、１４５…放射率測定装置、１４６…レファレンスプローブ、１４７…レファレンスプローブ用モータ、１４８…レファレンスランプ。
１５０…枚葉式ＣＶＤ装置、１５１…処理室、１５２…筐体、１５３…下側容器、１５４…上側容器、１５５…ボトムキャップ、１５６…ウエハ搬入搬出口、１５７…ゲートバルブ、１５８…排気バッファ空間、１５９…カバープレート、１６１…支柱、１６２…昇降ブロック、１６３…昇降台、１６４…支持軸、１６５…加熱ユニット、１６６…ベローズ、１６７…サセプタ回転装置、１６８…回転軸、１６９…回転ドラム、１７０…サセプタ、１７１…ウエハ昇降装置、１７２…排気口、１７３…ガスヘッド、１７４…吹出プレート、１７５…吹出口、１７６…ガス溜め、１７７…ガス導入管、１７８…処理ガス供給装置、１７９…処理ガス供給ライン、１８０…不活性ガス供給装置、１８１…不活性ガス供給ライン、１８２…処理ガス（電極形成用ガス）。
２００…バッチ式ＣＶＤ装置（バッチ式縦形ホットウオール形ＣＶＤ装置）、２０１…筐体、２０２…待機室、２０３…ウエハ搬入搬出口、２０４…ポッドオープナ、２０５…載置台、２０６…キャップ着脱機構、２０７…ボートエレベータ、２０８…アーム、２０９…シールキャップ、２１０…電動モータ、２１１…断熱キャップ、２１２…ボート、２１３…ウエハ移載装置、２１４…アウタチューブ、２１５…インナチューブ、２１６…処理室、２１７…マニホールド、２２０…ガス導入管、２２１…処理ガス供給装置、２２２…処理ガス供給ライン、２２３…不活性ガス供給装置、２２４…不活性ガス供給ライン、２２５…排気管、２２６…ヒータユニット、２２７…熱電対。
２５０…マルチチャンバ装置、２５１、２５２…枚葉式ＣＶＤ装置、２５１ａ、２５２ａ…ゲートバルブ、２５３…ボートチェンジャ、２５４…コントローラ。
３００…マルチチャンバ装置、３０１、３０２、３０３、３０４、３０５…枚葉式ＣＶＤ装置、３０１ａ、３０２ａ、３０３ａ、３０４ａ、３０５ａ…ゲートバルブ、３０６…コントローラ、３１１…負圧移載室。
以下、本発明の一実施の形態を図面に即して説明する。
図１は本発明の一実施の形態であるＩＣの製造方法におけるＭＯＳＦＥＴのゲートスタック形成工程を示すフローチャートである。
図２以降は本発明の一実施の形態に係る基板処理装置を示している。
まず、本発明の一実施の形態に係る基板処理装置について説明する。
本実施の形態において、本発明に係る基板処理装置は、構造的には図２に示されているようにクラスタ装置として構成されており、機能的には、ＭＯＳＦＥＴのゲートスタック形成工程に使用されるように構成されている。
なお、本実施の形態に係るクラスタ装置においては、ウエハ２を搬送するためのウエハ搬送用キャリア（基板収納容器）としては、ＦＯＵＰ（front opening unified pod 。以下、ポッドという。）１が使用されている。
図２に示されているように、クラスタ装置１０は大気圧未満の圧力（負圧）に耐える構造に構成された第一ウエハ移載室（以下、負圧移載室という。）１１を備えており、負圧移載室１１の筐体（以下、負圧移載室筐体という。）１２は、平面視が七角形で上下両端が閉塞した箱形状に形成されている。
負圧移載室１１の中央部には負圧下においてウエハ２を移載するウエハ移載装置（以下、負圧移載装置という。）１３が設置されており、負圧移載装置１３はスカラ形ロボット（selective compliance assembly robot arm ＳＣＡＲＡ）によって構成されている。
負圧移載室筐体１２の７枚の側壁のうち長い側壁には、搬入用予備室（以下、搬入室という。）１４と搬出用予備室（以下、搬出室という。）１５とがそれぞれ隣接して連結されている。
搬入室１４の筐体と搬出室１５の筐体とはそれぞれ平面視が略菱形で上下両端が閉塞した箱形状に形成されているとともに、負圧に耐え得るロードロックチャンバ構造に構成されている。
搬入室１４および搬出室１５の負圧移載室１１と反対側には、大気圧以上の圧力（以下、正圧という。）を維持可能な構造に構成された第二ウエハ移載室（以下、正圧移載室という。）１６が隣接して連結されており、正圧移載室１６の筐体は平面視が横長の長方形で上下両端が閉塞した箱形状に形成されている。
搬入室１４と正圧移載室１６との境にはゲートバルブ１７Ａが設置されており、搬入室１４と負圧移載室１１との間にはゲートバルブ１７Ｂが設置されている。搬出室１５と正圧移載室１６との境にはゲートバルブ１８Ａが設置されており、搬出室１５と負圧移載室１１との間にはゲートバルブ１８Ｂが設置されている。
正圧移載室１６には正圧下でウエハ２を移載する第二ウエハ移載装置（以下、正圧移載装置という。）１９が設置されており、正圧移載装置１９はスカラ形ロボットによって構成されている。正圧移載装置１９は正圧移載室１６に設置されたエレベータによって昇降されるように構成されているとともに、リニアアクチュエータによって左右方向に往復移動されるように構成されている。
正圧移載室１６の左側にはノッチ合わせ装置２０が設置されている。
正圧移載室１６の正面壁には三つのウエハ搬入搬出口２１、２２、２３が、隣合わせに並べられて開設されており、これらのウエハ搬入搬出口２１、２２、２３はウエハ２を正圧移載室１６に対して搬入搬出し得るように設定されている。これらのウエハ搬入搬出口２１、２２、２３にはポッドオープナ２４がそれぞれ設置されている。
ポッドオープナ２４はポッド１を載置する載置台２５と、載置台２５に載置されたポッド１のキャップを着脱するキャップ着脱機構２６とを備えている。ポッドオープナ２４は載置台２５に載置されたポッド１のキャップをキャップ着脱機構２６によって着脱することにより、ポッド１のウエハ出し入れ口を開閉するようになっている。
ポッドオープナ２４の載置台２５に対してはポッド１が、図示しない工程内搬送装置（ＲＧＶ）によって供給および排出される。
図２に示されているように、負圧移載室筐体１２の７枚の側壁のうち正圧移載室１６と反対側に位置する４枚の側壁には、第一処理ユニット３１と、第二処理ユニット３２と、第三処理ユニット３３と、第四処理ユニット３４とがそれぞれ隣接して連結されている。第一処理ユニット３１と負圧移載室１１との間にはゲートバルブ４４（図３参照）が設置されている。第二処理ユニット３２と負圧移載室１１との間にはゲートバルブ８２（図４参照）が設置されている。第三処理ユニット３３と負圧移載室１１との間にはゲートバルブ１１８（図５参照）が設置されている。第四処理ユニット３４と負圧移載室１１との間にはゲートバルブ１５７（図６参照）が設置されている。
また、負圧移載室筐体１２における７枚の側壁のうちの残りの２枚の側壁には、第一クーリングユニット３５と、第二クーリングユニット３６とがそれぞれ連結されており、第一クーリングユニット３５および第二クーリングユニット３６はいずれも処理済みのウエハ２を冷却するように構成されている。
クラスタ装置１０はシーケンスフローを統括的に制御するコントローラ３７を備えている。本実施の形態に係るコントローラ３７は、後述する通り、ゲート電極形成ステップを途中まで行なったところで（時点で）中断するように制御すべく構成されている。
次に、前記構成に係るクラスタ装置１０を使用して、図１に示されたゲート形成工程を実施する場合について説明する。
図１に示されたウエハ投入ステップにおいては、クラスタ装置１０の載置台２５に供給されたポッド１のキャップが、キャップ着脱機構２６によって取り外され、ポッド１のウエハ出し入れ口が開放される。
ポッド１が開放されると、正圧移載室１６に設置された正圧移載装置１９はウエハ搬入搬出口を通してポッド１からウエハ２を１枚ずつピックアップし、搬入室１４に投入し、ウエハ２を搬入室用仮置き台に移載して行く。
この移載作業中には、搬入室１４の負圧移載室１１側はゲートバルブ１７Ｂによって閉じられており、負圧移載室１１内の圧力は、例えば、１００Ｐａに維持されている。
図１に示されたウエハローディングステップにおいては、搬入室１４の正圧移載室１６側がゲートバルブ１７Ａによって閉じられ、搬入室１４が排気装置（図示せず）によって負圧に排気される。搬入室１４内が予め設定された圧力値に減圧されると、搬入室１４の負圧移載室１１側がゲートバルブ１７Ｂによって開かれる。
次に、負圧移載室１１の負圧移載装置１３は搬入室用仮置き台からウエハ２を１枚ずつピックアップして負圧移載室１１に搬入する。その後、搬入室１４の負圧移載室１１側がゲートバルブ１７Ｂによって閉じられる。
続いて、第一処理ユニット３１のゲートバルブ４４が開かれ、負圧移載装置１３はウエハ２を、図１に示された高誘電体膜形成ステップを実施する第一処理ユニット３１に搬送して、第一処理ユニット３１の処理室へ搬入（ウエハローディング）する。
なお、ウエハの第一処理ユニット３１への搬入に際しては、搬入室１４および負圧移載室１１が真空排気されることによって内部の酸素や水分が予め除去されているため、外部の酸素や水分がウエハの第一処理ユニット３１への搬入に伴って第一処理ユニット３１の処理室に侵入することは確実に防止される。
本実施の形態においては、第一処理ユニット３１は、構造的には図３に示されているように、枚葉式ウォームウオール形基板処理装置として構成されており、機能的にはＡＬＤ（Atomic Layer Deposition ）装置（以下、ＡＬＤ装置という。）４０として構成されている。
図３に示されているように、ＡＬＤ装置４０は処理室４１を形成する筐体４２を備えており、筐体４２には処理室４１の壁面を加熱するためのヒータ（図示せず）が内蔵されている。
筐体４２の負圧移載室１１との境にはウエハ搬入搬出口４３が開設されており、ウエハ搬入搬出口４３はゲートバルブ４４によって開閉されるように構成されている。
処理室４１の底面上には、昇降軸４６を昇降させる昇降駆動装置４５が設置されており、昇降軸４６の上端にはウエハ２を保持する保持具４７が水平に支持されている。
保持具４７にはウエハ２を加熱するヒータ４７ａが設けられている。
ウエハ搬入搬出口４３および処理室４１の底壁には、パージガス供給口４８Ａ、４８Ｂがそれぞれ開設されており、両パージガス供給口４８Ａ、４８Ｂにはパージガス供給ライン（図示せず）がそれぞれ接続されている。
筐体４２のウエハ搬入搬出口４３と反対側の部位には排気口４９が開設されており、排気口４９には排気装置５０に接続された排気ライン５１が接続されている。
筐体４２の天井壁には処理ガス供給口５２が処理室４１に連通するように開設されており、処理ガス供給口５２には第一処理ガス供給ライン５３Ａおよび第二処理ガス供給ライン５３Ｂが接続されている。
第一処理ガス供給ライン５３Ａには上流側止め弁５４Ａおよび下流側止め弁５５Ａを介して第一バブラ５６Ａが接続されている。第一バブラ５６Ａのバブリング管５７Ａはアルゴンガス供給源５９に接続されたアルゴンガス供給ライン５８に接続されている。
第一処理ガス供給ライン５３Ａの上流側止め弁５４Ａと下流側止め弁５５Ａとの間には、アルゴンガス供給ライン５８が止め弁６０Ａを介して接続されている。第一処理ガス供給ライン５３Ａのアルゴンガス供給ライン５８の接続点と下流側止め弁５５Ａとの間には、ベントライン６１Ａの上流側端が接続されており、ベントライン６１Ａの下流側端は止め弁６２Ａを介して排気装置５０に接続された排気ライン５１に接続されている。
第二処理ガス供給ライン５３Ｂには上流側止め弁５４Ｂおよび下流側止め弁５５Ｂを介して第二バブラ５６Ｂが接続されている。第二バブラ５６Ｂのバブリング管５７Ｂはアルゴンガス供給源５９に接続されたアルゴンガス供給ライン５８に接続されている。
第二処理ガス供給ライン５３Ｂの上流側止め弁５４Ｂと下流側止め弁５５Ｂとの間には、アルゴンガス供給ライン５８が止め弁６０Ｂを介して接続されている。第二処理ガス供給ライン５３Ｂのアルゴンガス供給ライン５８の接続点と下流側止め弁５５Ｂとの間には、ベントライン６１Ｂの上流側端が接続されており、ベントライン６１Ｂの下流側端は止め弁６２Ｂを介して排気装置５０に接続された排気ライン５１に接続されている。
次に、図１に示された高誘電体膜形成ステップを、以上の構成に係るＡＬＤ装置４０を使用して高誘電体膜としての酸化ハフニウム（ハフニア）膜をＡＬＤ法によりウエハ２上に成膜する場合について説明する。
高誘電体膜としての酸化ハフニウムを成膜する場合には、ハフニウム原子を含む原料として、例えば、ＴＤＭＡＨ（Ｈｆ［Ｎ（ＣＨ3 ）2 ］4 ：テトラキスジメチルアミノハフニウム）、ＴＤＥＭＡＨ（Ｈｆ［Ｎ（Ｃ2 Ｈ5 ）2 ］4 ：テトラキスジエチルアミノハフニウム）、ＴＥＭＡＨ（Ｈｆ［Ｎ（ＣＨ3 ）（Ｃ2 Ｈ5 ）］4 ：テトラキスエチルメチルアミノハフニウム）が使用される。
これらの原料は、常温で液体であり、蒸気圧が高いので、バブリングで気化して得た原料ガスを用いる。
本実施の形態に係るＡＬＤ装置４０においては、ハフニウム液体原料を気化するのに第一バブラ５６Ａが使用される。この第一バブラ５６Ａのバブリングに使用されるアルゴンガスの流量は、０．５〜１ＳＬＭ（スタンダード・リットル毎分）である。
また、酸化剤としては、例えば、水蒸気（Ｈ2 Ｏ）やオゾン（Ｏ3 ）等の酸素原子を含むガスが使用される。オゾンが使用される場合にはオゾン発生器が使用される。
本実施の形態に係るＡＬＤ装置４０においては、酸化剤としては水蒸気が使用される。この水蒸気を発生させるのに、第二バブラ５６Ｂが使用される。この第二バブラ５６Ｂのバブリングに使用されるアルゴンガスの流量も、０．５〜１ＳＬＭである。
ゲートバルブ４４が開かれ、酸化ハフニウム膜を形成すべきウエハ２が、第一処理ユニット３１であるＡＬＤ装置４０の処理室４１に搬入され、保持具４７上に載置されると、図３に示されているように、ウエハ搬入搬出口４３はゲートバルブ４４によって閉じられる。
ゲートバルブ４４が閉じられると、処理室４１内は所定の圧力となるように排気装置５０によって排気される。また、ウエハ２は保持具４７に内蔵されたヒータ４７ａによって１５０℃〜５００℃の範囲内の所定の温度に加熱される。
ウエハ２が搬入された時点では、止め弁５４Ａ、５５Ａ、５４Ｂ、５５Ｂはそれぞれ閉状態で、止め弁６０Ａ、６２Ａ、６０Ｂ、６２Ｂは開状態である。
ここで、原料を供給する準備のために、止め弁６０Ａ、５５Ａ、６０Ｂ、５５Ｂが閉じられるとともに、止め弁５４Ａ、６２Ａ、５４Ｂ、６２Ｂが開かれることにより、気化したハフニウム原料および水蒸気が第一処理ガス供給ライン５３Ａおよび第二処理ガス供給ライン５３Ｂにそれぞれ詰められる。
また、処理室４１内にはパージガスとしてのアルゴンガスが、パージガス供給口４８Ａ、４８Ｂから０．１〜１．５ＳＬＭ流される。
また、処理室４１内の圧力は、１０〜１００Ｐａに調圧される。
ウエハ２の温度が安定した後に、次のステップ（１）〜（４）を１サイクルとして、酸化ハフニウム膜が目標の膜厚になるまで、このサイクルが繰り返される。
（１）ウエハ２の温度が安定した後に、原料供給ステップとして、止め弁６２Ａが閉じられるとともに、止め弁５５Ａが開かれる。そのままの状態が０．５〜５秒間保持され、気化したハフニウム原料が処理室４１に供給される。これにより、ハフニウム原料はウエハ２の表面上に吸着する。
（２）次に、原料排気ステップとして、止め弁５４Ａが閉じられるとともに、止め弁６０Ａが開かれる。そのままの状態が０．５〜１０秒間保持され、第一処理ガス供給ライン５３Ａと処理室４１とが排気される。続いて、止め弁６０Ａ、５５Ａが閉じられ、止め弁５４Ａ、６２Ａが開かれて、第一処理ガス供給ライン５３Ａに気化したハフニウム原料が詰められる。
（３）第一処理ガス供給ライン５３Ａへの気化したハフニウム原料の充填と同時に、酸化ステップとして、止め弁６２Ｂが閉じられるとともに、止め弁５５Ｂが開かれる。そのままの状態が０．５〜１５秒間保持されて、処理室４１に酸化剤としての水蒸気が供給される。これにより、ステップ（１）でウエハ２の表面上に吸着したハフニウム原料と水蒸気とが反応して、ウエハ２の表面上に１オングストローム（Å）程度の膜厚の酸化ハフニウム膜が形成されることとなる。
（４）引き続いて、酸化剤の排気ステップとして、止め弁５４Ｂが閉じられるとともに、止め弁６０Ｂが開かれる。そのままの状態が０．５〜１５秒間保持されて、第二処理ガス供給ライン５３Ｂおよび処理室４１が排気される。続いて、止め弁６０Ｂ、５５Ｂが閉じられ、止め弁５４Ｂ、６２Ｂが開かれて第二処理ガス供給ライン５３Ｂに水蒸気が詰められる。
通常、ＡＬＤ法により成膜する場合には、１サイクルで１Å程度成膜されることから、２０〜３０Åの目標膜厚を得るには、２０〜３０サイクルが必要であり、１サイクルが５〜１０秒とすると、酸化ハフニウム膜の成膜には２〜６分かかることになる。
以上のようにして酸化ハフニウム膜の形成が終了すると、ゲートバルブ４４が開かれ、成膜済みのウエハ２は負圧移載装置１３によって第一処理ユニット３１から負圧に維持された負圧移載室１１に搬出（ウエハアンローディング）される。
続いて、ゲートバルブ４４が閉じられた後に、ゲートバルブ８２が開かれ、負圧移載装置１３はウエハ２を、図１に示されたプラズマ窒化ステップを実施する第二処理ユニット３２に搬送して、第二処理ユニット３２の処理室へ搬入（ウエハローディング）する。
本実施の形態においては、第二処理ユニット３２には図４に示されたＭＭＴ(Modified Magnetron Typed)装置７０が使用されている。
図４に示されているように、ＭＭＴ装置７０は処理室７１を備えており、処理室７１は下側容器７２と、下側容器７２の上に被せられた上側容器７３とから構成されている。
上側容器７３はドーム型の酸化アルミニウムまたは石英によって形成されており、下側容器７２はアルミニウムによって形成されている。
上側容器７３の上部にはガス分散空間であるバッファ室７５を形成するシャワーヘッド７４が設けられており、下壁にはガスを噴出する噴出口であるガス噴出孔７７を有するシャワープレート７６が形成されている。シャワーヘッド７４の上壁にはガス供給装置７８に接続されたガス供給ライン７９が接続されている。
下側容器７２の側壁には排気装置８０に接続された排気ライン８１が接続されている。また、下側容器７２の側壁の他の位置には仕切弁となるゲートバルブ８２が設けられている。
そして、ゲートバルブ８２が開いている時には、ウエハ２が処理室７１に負圧移載装置１３によって搬入および搬出されるようになっており、ゲートバルブ８２が閉じている時には、処理室７１は気密に維持されるようになっている。
上側容器７３の外側には反応ガスを励起させる放電手段として筒状（好適には円筒状）の筒状電極８４が同心円に敷設されており、筒状電極８４は処理室７１のプラズマ生成領域８３を囲んでいる。筒状電極８４には高周波電力を印加する高周波電源８６がインピーダンスの整合を行う整合器８５を介して接続されている。
筒状電極８４の外側には筒状（好適には円筒状）の磁界形成手段である筒状磁石８７が同心円に敷設されており、筒状磁石８７は筒状電極８４の外側の表面の上下端近傍に配置されている。上下の筒状磁石８７、８７は処理室７１の半径方向に沿った両端（内周端と外周端）に磁極を持ち、上下の筒状磁石８７、８７の磁極の向きが逆向きに設定されている。したがって、内周部の磁極同士が異極となっており、これにより、筒状電極８４の内周面に沿って円筒軸方向に磁力線を形成するようになっている。
筒状電極８４および筒状磁石８７の周囲には電界や磁界を有効に遮蔽する遮蔽板８８が設置されており、遮蔽板８８は筒状電極８４および筒状磁石８７で形成される電界や磁界を外部環境等に悪影響を及ぼさないように遮蔽している。
下側容器７２の中心部にはエレベータによって昇降駆動されるサセプタ昇降軸８９が垂直方向に昇降するように支承されており、サセプタ昇降軸８９の処理室７１側の上端にはウエハ２を保持するための保持手段としてのサセプタ９０が水平に設置されている。
サセプタ昇降軸８９は下側容器７２と絶縁されており、下側容器７２の底面上におけるサセプタ昇降軸８９の外方には３本の突き上げピン９１が垂直に立設されている。３本の突き上げピン９１はサセプタ昇降軸８９の下降時にサセプタ９０に開設された３個の挿通孔９２を下から挿通して、サセプタ９０の上に保持されたウエハ２を突き上げるように構成されている。
サセプタ９０は誘電体である石英によってウエハ２よりも大径の円盤形状に形成されている。サセプタ９０にはヒータ（図示せず）が内蔵されている。
サセプタ９０にはインピーダンスを調整するインピーダンス調整器９３が電気的に接続されている。インピーダンス調整器９３はコイルや可変コンデンサから構成されている。インピーダンス調整器９３はコイルのパターン数や可変コンデンサの容量値を制御することによって、サセプタ９０を介してウエハ２の電位を制御し得るようになっている。
次に、図１に示されたプラズマ窒化ステップを、以上の構成に係るＭＭＴ装置７０を使用して酸化ハフニウム膜に窒素（Ｎ2 ）を添加する場合について説明する。
ゲートバルブ８２が開かれると、第一処理ユニット３１において酸化ハフニウム膜が形成されたウエハ２は、第二処理ユニット３２であるＭＭＴ装置７０の処理室７１に負圧移載装置１３によって搬入され、３本の突き上げピン９１の上端間に移載される。
ウエハ２を突き上げピン９１に移載した負圧移載装置１３が処理室７１の外へ退避すると、ゲートバルブ８２が閉まり、サセプタ９０がサセプタ昇降軸８９によって上昇され、図４に示されているように、ウエハ２が突き上げピン９１の上からサセプタ９０に受け渡される。
処理室７１が気密に閉じられた状態で、処理室７１内の圧力は０．５〜２００Ｐａの範囲内の所定の圧力となるように排気装置８０によって排気される。
サセプタ９０のヒータは予め加熱されており、サセプタ９０に保持されたウエハ２を室温〜９５０℃の範囲内で所定の処理温度に加熱する。
ウエハ２が処理温度に加熱されると、０．１〜２ＳＬＭの流量の窒素（Ｎ2 ）ガスやアンモニア（ＮＨ3 ）ガス等の窒素原子を含むガスが処理室７１に、ガス供給装置７８からガス供給ライン７９およびシャワープレート７６のガス噴出孔７７を介してシャワー状に導入される。
次に、１５０〜２００Ｗの高周波電力が筒状電極８４に高周波電源８６から整合器８５を介して印加される。この際、高周波は反射波が最小になるように整合器８５によって制御される。
筒状磁石８７、８７の磁界の影響を受けてマグネトロン放電が発生し、ウエハ２の上方空間に電荷をトラップしてプラズマ生成領域８３に高密度プラズマが生成される。
そして、生成された高密度プラズマにより、サセプタ９０上のウエハ２の表面にプラズマ処理が施される。
以上の処理条件に対応する量の窒素がウエハ２上の酸化ハフニウム膜に添加され、酸化ハフニウム膜はハフニウムオキシナイトライド膜となる。
この処理時間は、通常、３〜５分である。
ＭＭＴ装置７０において予め設定された処理時間が経過すると、ゲートバルブ８２が開かれ、窒素が酸化ハフニウム膜に添加されたウエハ２は、負圧移載装置１３によって搬入時とは逆の手順により、処理室７１から負圧移載室１１に搬出（ウエハアンローディング）される。
続いて、ゲートバルブ８２が閉じられた後に、ゲートバルブ１１８が開かれ、負圧移載装置１３はウエハ２を、図１に示されたアニールステップを実施する第三処理ユニット３３に搬送して、第三処理ユニット３３の処理室へ搬入（ウエハローディング）する。
本実施の形態においては、アニールステップを実施する第三処理ユニット３３には、図５に示されたＲＴＰ（Rapid Thermal Processing）装置１１０が使用されている。
図５に示されているように、ＲＴＰ装置１１０はウエハ２を処理する処理室１１１を形成した筐体１１２を備えており、筐体１１２は上下面が開口した円筒形状に形成された容器１１３と、容器１１３の上面開口部を閉塞する円盤形状のトッププレート１１４と、容器１１３の下面開口部を閉塞する円盤形状のボトムプレート１１５とが組み合わされて円筒中空体形状に構築されている。
容器１１３の側壁の一部には排気口１１６が処理室１１１の内外を連通するように開設されており、排気口１１６には処理室１１１を大気圧未満（以下、負圧という。）に排気し得る排気装置（図示せず）が接続されている。
容器１１３の側壁の排気口１１６と反対側の位置には、ウエハ２を処理室１１１に搬入搬出するためのウエハ搬入搬出口１１７が開設されており、ウエハ搬入搬出口１１７はゲートバルブ１１８によって開閉されるようになっている。
ボトムプレート１１５の下面の中心線上には昇降駆動装置１１９が設置されており、昇降駆動装置１１９はボトムプレート１１５に挿通されてボトムプレート１１５に対して上下方向に摺動自在に構成された昇降軸１２０を昇降させるように構成されている。
昇降軸１２０の上端には昇降板１２１が水平に固定されており、昇降板１２１の上面には複数本（通常は３本または４本）のリフタピン１２２が垂直に立脚されて固定されており、各リフタピン１２２は昇降板１２１の昇降に伴って昇降することにより、ウエハ２を下から水平に支持して昇降させるようになっている。
ボトムプレート１１５の上面における昇降軸１２０の外側には支持筒１２３が突設されており、支持筒１２３の上端面の上には冷却プレート１２４が水平に架設されている。
冷却プレート１２４の上方には、複数本の加熱ランプから構成された第一加熱ランプ群１２５および第二加熱ランプ群１２６が下から順に配置されて、それぞれ水平に架設されている。第一加熱ランプ群１２５および第二加熱ランプ群１２６は第一支柱１２７および第二支柱１２８によってそれぞれ水平に支持されている。
第一加熱ランプ群１２５および第二加熱ランプ群１２６の電力供給電線１２９はボトムプレート１１５を挿通して外部に引き出されている。
処理室１１１にはタレット１３１が処理室１１１と同心円に配置されている。タレット１３１は内歯平歯車１３３の上面に同心円に固定されており、内歯平歯車１３３はボトムプレート１１５に介設されたベアリング１３２によって水平に支承されている。内歯平歯車１３３には原動側平歯車１３４が噛合されており、原動側平歯車１３４はボトムプレート１１５に介設されたベアリング１３５によって水平に支承され、ボトムプレート１１５の下に設置されたサセプタ回転装置１３６によって回転駆動されるようになっている。
タレット１３１の上端面の上には平板の円形リング形状に形成されたアウタプラットホーム１３７が水平に架設されており、アウタプラットホーム１３７の内側にはインナプラットホーム１３８が水平に架設されている。
インナプラットホーム１３８の内周の下端部にはサセプタ１４０が、内周面の下端部に径方向内向きに突設された係合部１３９に係合されて保持されている。サセプタ１４０の各リフタピン１２２に対向する位置には挿通孔１４１がそれぞれ開設されている。
トッププレート１１４にはアニールガス供給管１４２および不活性ガス供給管１４３が処理室１１１に連通するようにそれぞれ接続されている。
また、トッププレート１１４には放射温度計のプローブ１４４が複数本、互いに半径方向にウエハ２の中心から周辺にかけてずらされてそれぞれ配置されてウエハ２の上面と対向するように挿入されている。放射温度計は複数本のプローブ１４４がそれぞれ検出した放射光に基づく計測温度をコントローラに逐次送信するように構成されている。
トッププレート１１４の他の場所にはウエハ２の放射率を非接触にて測定する放射率測定装置１４５が設置されている。放射率測定装置１４５はレファレンスプローブ１４６を備えており、レファレンスプローブ１４６はレファレンスプローブ用モータ１４７によって垂直面内で回転されるようになっている。
レファレンスプローブ１４６の上側には参照光を照射するレファレンスランプ１４８がレファレンスプローブ１４６の先端に対向するように設置されている。レファレンスプローブ１４６は放射温度計に光学的に接続されており、放射温度計はウエハ２からの光子密度とレファレンスランプ１４８からの参照光の光子密度とを比較することにより、計測温度を校正するようになっている。
次に、図１に示されたアニールステップを、以上の構成に係るＲＴＰ装置を使用してプラズマ窒化済み酸化ハフニウム膜にアニールを施す場合について説明する。
ゲートバルブ１１８が開かれると、アニールを施すべきウエハ２は、第三処理ユニット３３であるＲＴＰ装置１１０の処理室１１１に負圧移載装置１３によってウエハ搬入搬出口１１７から搬入され、複数本のリフタピン１２２の上端間に移載される。
ウエハ２をリフタピン１２２に移載した負圧移載装置１３が処理室１１１の外へ退避すると、ウエハ搬入搬出口１１７がゲートバルブ１１８によって閉じられる。
また、昇降軸１２０が昇降駆動装置１１９によって下降されることにより、リフタピン１２２の上のウエハ２がサセプタ１４０の上に受け渡される。
処理室１１１が気密に閉じられた状態で、処理室１１１内は１０〜１００００Ｐａの範囲内の所定の圧力となるように排気口１１６を通じて排気される。
ウエハ２がサセプタ１４０に受け渡されると、ウエハ２をサセプタ１４０によって保持したタレット１３１が内歯平歯車１３３および原動側平歯車１３４を介してサセプタ回転装置１３６によって回転される。
サセプタ１４０に保持されたウエハ２はサセプタ回転装置１３６によって回転されながら、６００〜１０００℃の範囲内の所定の温度となるように第一加熱ランプ群１２５および第二加熱ランプ群１２６によって加熱される。
この回転および加熱中に、窒素ガスやアンモニアガス等の窒素原子を含むガスまたは酸素ガス等の酸素原子を含むガスが処理室１１１に、アニールガス供給管１４２から供給される。
サセプタ１４０がサセプタ回転装置１３６によって回転されながら、サセプタ１４０の上に保持されたウエハ２は第一加熱ランプ群１２５および第二加熱ランプ群１２６によって均一に加熱されるため、ウエハ２上のハフニウムオキシナイトライド膜は全面にわたって均一にアニールされる。
このアニールの処理時間は、５〜１２０秒間である。
ＲＴＰ装置１１０において予め設定された所定の処理時間が経過すると、処理室１１１が排気口１１６によって所定の負圧となるように排気された後に、ゲートバルブ１１８が開かれ、アニールが施されたウエハ２は、負圧移載装置１３によって搬入時と逆の手順で処理室１１１から負圧移載室１１に搬出（ウエハアンローディング）される。
続いて、ゲートバルブ１１８が閉じられた後に、ゲートバルブ１５７が開かれ、負圧移載装置１３はウエハ２を、図１に示された初期ゲート電極形成ステップを実施する第四処理ユニット３４に搬送して、第四処理ユニット３４の処理室へ搬入（ウエハローディング）する。
本実施の形態においては、第四処理ユニット３４には図６に示された枚葉式コールドウオール形ＣＶＤ装置（以下、枚葉式ＣＶＤ装置という。）１５０が使用されている。
図６に示されているように、枚葉式ＣＶＤ装置１５０はウエハ２を処理する処理室１５１を形成した筐体１５２を備えており、筐体１５２は下側容器１５３と上側容器１５４とボトムキャップ１５５とが組み合わされて、上下端面がいずれも閉塞した円筒形状に形成されている。
筐体１５２の下側容器１５３の円筒壁における中間部にはゲートバルブ１５７によって開閉されるウエハ搬入搬出口１５６が水平方向に横長に開設されており、ウエハ搬入搬出口１５６はウエハ２を処理室１５１に負圧移載装置１３によって搬入搬出し得るように形成されている。
下側容器１５３の上端部には排気バッファ空間１５８が環状に形成されており、排気バッファ空間１５８の上には円形リング形状に形成されたカバープレート１５９が被せられている。カバープレート１５９の内周縁辺部はウエハ２の外周縁辺部を被覆するように構成されている。
筐体１５２は複数本の支柱１６１によって水平に支持されている。各支柱１６１には各昇降ブロック１６２がそれぞれ昇降自在に嵌合されており、これら昇降ブロック１６２間には昇降台１６３が架設されている。昇降台１６３はエアシリンダ装置等が使用された昇降駆動装置（図示せず）によって昇降されるように構成されている。
筐体１５２のボトムキャップ１５５の中心には円形の挿通孔が開設されており、挿通孔には円筒形状に形成された支持軸１６４が処理室１５１に下方から同心円に挿通されている。支持軸１６４は昇降台１６３に支持されて昇降されるようになっている。
支持軸１６４の上端にはウエハ２を加熱するための加熱ユニット１６５が同心に配されて水平に固定されており、加熱ユニット１６５は支持軸１６４によって昇降されるようになっている。
昇降台１６３の上にはブラシレスＤＣモータが使用されたサセプタ回転装置１６７が設置されている。筐体１５２とサセプタ回転装置１６７との間にはベローズ１６６が内側空間を気密封止するように介設されている。サセプタ回転装置１６７の回転軸１６８は中空軸に形成されており、支持軸１６４は回転軸１６８の内側で同心円に配置されている。
回転軸１６８はサセプタ回転装置１６７を介して昇降台１６３によって支持されることにより、支持軸１６４と共に昇降するようになっている。
回転軸１６８の上端には回転ドラム１６９が同心に配されて水平に固定されており、回転ドラム１６９は回転軸１６８によって回転されるようになっている。
回転ドラム１６９の上端には、サセプタ１７０が上端開口を閉塞するように被せられている。
また、回転ドラム１６９にはウエハ昇降装置１７１が設置されており、ウエハ昇降装置１７１はウエハ２をサセプタ１７０の下から垂直に突き上げてサセプタ１７０の上面から浮かせるように構成されている。
下側容器１５３の上端部であってウエハ搬入搬出口１５６に対向する側壁には、処理室１５１を排気する排気口１７２が排気バッファ空間１５８に連通するように開設されている。排気口１７２には排気ライン（図示せず）の一端が接続されており、排気ラインの他端は真空ポンプや開閉弁および可変流量制御弁等からなる排気装置（図示せず）に接続されている。
筐体１５２の上側容器１５４には、ガス供給手段としてのガスヘッド１７３が一体的に組み込まれている。
ガスヘッド１７３は上側容器１５４と下側容器１５３との合わせ面に挟持された吹出プレート１７４を備えており、吹出プレート１７４には複数個の吹出口１７５が、全面にわたって均一に配置されて上下の空間を流通させるように開設されている。吹出プレート１７４の上面と上側容器１５４の下面および内周面とが画成する内側空間は、ガス溜め１７６を形成している。上側容器１５４の吹出プレート１７４中心と対向する箇所には、ガス導入管１７７の下流側端部がガス溜め１７６に連通するように挿入されている。
ガス導入管１７７には処理ガス供給装置１７８に接続された処理ガス供給ライン１７９と、不活性ガス供給装置１８０に接続された不活性ガス供給ライン１８１とが接続されている。
次に、図１に示された初期ゲート電極形成ステップを、以上の構成に係る枚葉式ＣＶＤ装置を使用してアニール済みのハフニウムオキシナイトライド膜の上に、ＣＶＤ法によりポリシリコン膜もしくはアモルファスシリコン膜を形成する場合について説明する。
ゲートバルブ１５７が開かれると、成膜すべきウエハ２は第四処理ユニット３４である枚葉式ＣＶＤ装置１５０の処理室１５１に負圧移載装置１３によってウエハ搬入搬出口１５６から搬入され、ウエハ昇降装置１７１の突上ピンの上に移載される。
負圧移載装置１３が処理室１５１から退出すると、ウエハ搬入搬出口１５６はゲートバルブ１５７によって閉じられる。
ゲートバルブ１５７が閉じられると、図６によって参照されるように、処理室１５１に対して回転ドラム１６９および加熱ユニット１６５が、昇降駆動装置による回転軸１６８および支持軸１６４の上昇作動によって上昇される。所定のストロークだけ上昇すると、ウエハ２はサセプタ１７０の上に移載された状態になる。
次いで、回転ドラム１６９が回転軸１６８によって回転される。
また、サセプタ１７０に載置されたウエハ２は、加熱ユニット１６５によって全面にわたって均一の目標温度となるように加熱される。
処理室１５１内が排気口１７２を通して排気装置によって排気され、処理室１５１内の圧力が所定の処理圧力になるように制御される。
ウエハ２の温度や処理室１５１内の圧力および回転ドラム１６９の回転作動が安定した時点で、図６で参照されるように、処理ガス１８２がガス導入管１７７に導入される。
ガス導入管１７７に導入された処理ガス１８２はガス溜め１７６において拡散し、複数の吹出口１７５からウエハ２に向かってシャワー状に全面にわたって均等に吹き出す。
吹出口１７５群からシャワー状に吹き出した処理ガス１８２は、サセプタ１７０の上のウエハ２に全面にわたって均一に接触した後に、排気バッファ空間１５８を通って排気口１７２に吸い込まれて排気されて行く。
処理ガス１８２のウエハ２への接触によって、ウエハ２にはＣＶＤ膜が形成される。
ここで、ゲート電極を形成するためのＣＶＤ膜として、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜もしくはアモルファスシリコン（ａ−Ｓｉ）膜を形成する場合の処理条件の一例を示すと、次の通りである。
処理ガスとしては、例えば、モノシラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）が使用され、その流量は、０．１〜１ＳＬＭである。
燐（Ｐ）ドープの場合には、ホフスィン（ＰＨ3 ）も混ぜて流し、その流量は、０．１〜５ＳＬＭである。
ウエハの温度は５４０〜７００℃の範囲内の所定の温度となるように制御する。
処理室内の圧力は１０００〜５００００Ｐａの範囲内の所定の圧力となるように、希釈窒素ガスの流量と圧力制御装置とによって制御する。
一般に、この条件によれば、ポリシリコン膜（条件によってはアモルファスシリコン膜）を５０〜１００ｎｍ毎分の成膜レート（成膜速度）をもって成膜することができる。
しかし、高誘電体膜（本実施の形態においては、ハフニウムオキシナイトライド膜）のゲート電極としてポリシリコン膜もしくはアモルファスシリコン膜が使用される場合には、高誘電体膜に与える影響を抑える必要上、ポリシリコン膜もしくはアモルファスシリコン膜は５００℃以下の低温下にて成膜されるために、その成膜レートは、１〜３ｎｍ毎分になる。
したがって、枚葉式ＣＶＤ装置１５０を使用してポリシリコン膜もしくはアモルファスシリコン膜を膜厚が最終目標膜厚である１００〜１５０ｎｍとなるように成膜するには、３３〜１５０分程度の時間が必要になる。
つまり、枚葉式ＣＶＤ装置１５０によってポリシリコン膜もしくはアモルファスシリコン膜を最終目標膜厚まで成膜したのでは、他の三つのステップすなわち高誘電体膜形成ステップ、プラズマ窒化ステップおよびアニールステップのそれぞれの処理時間と見合わない状況になる。
そこで、本実施の形態に係る初期ゲート電極形成ステップにおいては、他の三つのステップすなわち高誘電体膜形成ステップ、プラズマ窒化ステップおよびアニールステップのうちの最も時間のかかるステップの処理時間と同等もしくはそれ以下の分だけ、枚葉式ＣＶＤ装置１５０によってポリシリコン膜もしくはアモルファスシリコン膜を成膜することにしている。
例えば、高誘電体膜形成ステップの処理時間が４分、プラズマ窒化ステップの処理時間が３分、アニールステップの処理時間が２分である場合には、クラスタ装置１０での枚葉式ＣＶＤ装置１５０によるポリシリコン膜もしくはアモルファスシリコン膜の成膜処理時間は、他の三つのステップの中で最も時間のかかるステップである高誘電体膜形成ステップの処理時間すなわち４分間に設定する。
つまり、クラスタ装置１０のコントローラ３７は、枚葉式ＣＶＤ装置１５０における処理時間を４分と予め設定しておき、４分が経過すると、処理ガス１８２の供給を停止するように制御する。
以上のようにしてクラスタ装置１０の枚葉式ＣＶＤ装置１５０において予め設定された所定の処理時間が経過すると、処理ガス１８２の供給が停止される。
続いて、処理室１５１に残留した処理ガス１８２が不活性ガス供給装置１８０による不活性ガスの供給および排気装置による排気によって除去される。
その後に、ゲートバルブ１５７が開かれ、ＣＶＤ膜が形成されたウエハ２は、負圧移載装置１３によって搬入時と逆の手順で処理室１５１から負圧移載室１１に搬出（ウエハアンローディング）される。搬出後に、ゲートバルブ１５７は閉じられる。
なお、高誘電体膜形成ステップ、プラズマ窒化ステップ、アニールステップおよび初期ゲート電極形成ステップ実施後のウエハは、第一クーリングユニット３５または第二クーリングユニット３６が使用されて、必要に応じて冷却される場合もある。
クラスタ装置１０での初期ゲート電極形成ステップ後の図１に示されたウエハアンローディングステップにおいては、搬出室１５の負圧移載室１１側がゲートバルブ１８Ｂによって開かれ、負圧移載装置１３はウエハ２を負圧移載室１１から搬出室１５へ搬送し、搬出室１５の搬出室用仮置き台の上に移載する。
この際には、事前に、搬出室１５の正圧移載室１６側がゲートバルブ１８Ａによって閉じられ、搬出室１５が排気装置（図示せず）によって負圧に排気される。搬出室１５が予め設定された圧力値に減圧されると、搬出室１５の負圧移載室１１側がゲートバルブ１８Ｂによって開かれ、ウエハアンローディングステップが行われることとなる。
ウエハアンローディングステップ後に、ゲートバルブ１８Ｂは閉じられる。
なお、初期ゲート電極形成ステップ実施済みのウエハ２についてのクラスタ装置１０における第四処理ユニット３４から負圧移載室１１を介して行なわれる搬出室１５へのアンローディング作業は、いずれも真空下に維持された第四処理ユニット３４、負圧移載室１１および搬出室１５において実施されるために、第四処理ユニット３４から搬出室１５へのウエハ２のアンローディング作業に際して、ウエハ２に形成された膜の表面に自然酸化膜が生成されたり、異物等が付着したりするのは防止される。
ちなみに、搬入室１４から第一処理ユニット３１へ、第一処理ユニット３１から第二処理ユニット３２へ、第二処理ユニット３２から第三処理ユニット３３へ、第三処理ユニット３３から第四処理ユニット３４へウエハをそれぞれ搬送する場合においても、搬送作業はいずれも真空下に維持された状態で実施されるために、ウエハ２に形成された膜の表面に自然酸化膜が生成されたり、異物等が付着したりするのは防止される。
以上の作動が繰り返されることにより、搬入室１４に一括して搬入された２５枚のウエハ２について、第一処理ユニット３１による高誘電極体膜形成ステップ、第二処理ユニット３２によるプラズマ窒化ステップ、第三処理ユニット３３によるアニールステップおよび第四処理ユニット３４による初期ゲート電極形成ステップが順次に実施されて行く。
なお、先に処理されているウエハ２が第一処理ユニット３１での処理を終了し、第二処理ユニット３２に搬入され後に、次のウエハ２を第一処理ユニット３１に搬送し、処理することが可能である。つまり、一連の処理順序の中で、それぞれの処理ユニットが空き状態になったら、次のウエハ２を搬入して、並列で複数のウエハを処理することが可能である。
２５枚のウエハ２について一連の所定の処理が完了すると、処理済のウエハ２は搬出室１５の仮置き台に溜められた状態になる。
図１に示されたウエハ排出ステップにおいては、負圧に維持された搬出室１５内に窒素ガスが供給され、搬出室１５内が大気圧となった後に、搬出室１５の正圧移載室１６側が、ゲートバルブ１８Ａによって開かれる。次いで、載置台２５に載置された空のポッド１のキャップが、ポッドオープナ２４のキャップ着脱機構２６によって開かれる。
続いて、正圧移載室１６の正圧移載装置１９は搬出室１５からウエハ２をピックアップして正圧移載室１６に搬出し、正圧移載室１６のウエハ搬入搬出口２３を通してポッド１に収納（チャージング）して行く。
処理済みの２５枚のウエハ２のポッド１への収納が完了すると、ポッド１のキャップがポッドオープナ２４のキャップ着脱機構２６によってウエハ出し入れ口に装着され、ポッド１が閉じられる。
本実施の形態においては、クラスタ装置１０における一連の四つのステップが終了したウエハ２は、ポッド１に気密に収納された状態で、図７に示されたバッチ式縦形ホットウオール形ＣＶＤ装置（以下、バッチ式ＣＶＤ装置という。）２００へ工程内搬送装置によって搬送されて行く。
予め設定された厚さのゲート電極を形成するために、ウエハ２には残りの分のポリシリコン膜もしくはアモルファスシリコン膜が、バッチ式ＣＶＤ装置２００によって形成される。
図７に示されているように、バッチ式ＣＶＤ装置２００は略直方体の箱形状に構築された筐体２０１を備えており、筐体２０１は待機室２０２を構成している。
筐体２０１の正面壁には、ウエハ２を筐体２０１に対して搬入搬出するためのウエハ搬入搬出口２０３が開設されており、ウエハ搬入搬出口２０３にはポッド１を開閉するポッドオープナ２０４が設置されている。
ポッドオープナ２０４はポッド１を載置する載置台２０５と、載置台２０５に載置されたポッド１のキャップを着脱するキャップ着脱機構２０６とを備えており、載置台２０５に載置されたポッド１のキャップをキャップ着脱機構２０６によって着脱することにより、ポッド１のウエハ出し入れ口を開閉するようになっている。
ポッドオープナ２０４の載置台２０５に対してはポッド１が、図示しない工程内搬送装置によって供給および排出されるようになっている。
待機室２０２にはボートエレベータ２０７が設置されており、ボートエレベータ２０７のアーム２０８の先端部にはシールキャップ２０９が水平に支持されている。
また、シールキャップ２０９の下側には電動モータ２１０が設置されており、電動モータ２１０の回転軸はシールキャップ２０９の上方に垂直に挿通されている。
電動モータ２１０の回転軸の上端には断熱キャップ２１１が垂直に設置されており、断熱キャップ２１１の上にはボート２１２が垂直に設置されている。電動モータ２１０は断熱キャップ２１１およびボート２１２を回転させるように構成されている。
ボート２１２は複数枚のウエハ２を中心を揃えた状態で垂直方向に整列させて保持するように構成されている。
待機室２０２にはウエハ移載装置２１３が設置されており、ウエハ移載装置２１３はポッドオープナ２０４のポッド１とボート２１２との間でウエハ２を搬送して移載するように構成されている。
図７に示されているように、バッチ式ＣＶＤ装置２００は、クラスタ装置１０にて中断した処理（ゲート電極形成ステップ）の残りを一つの処理室２１６にて複数枚一括して実施するように制御するコントローラ２３０を備えている。
図８に示されているように、筐体２０１の後端部の上にはアウタチューブ２１４とインナチューブ２１５とがそれぞれ中心線が垂直になるように設置されている。外側に配置されたアウタチューブ２１４は石英（ＳｉＯ2 ）または炭化シリコン（ＳｉＣ）等の耐熱性材料が使用されて、上端が閉塞し下端が開口した円筒形状に形成されている。内側に配置されたインナチューブ２１５は石英または炭化シリコン等の耐熱性材料が使用されて、上端が開放し下端が開口した円筒形状に形成されており、円筒の中空部は処理室２１６を形成している。
アウタチューブ２１４およびインナチューブ２１５の下端には、例えば、ステンレス鋼からなるマニホールド２１７が係合されており、このマニホールド２１７によってアウタチューブ２１４およびインナチューブ２１５が保持されている。マニホールド２１７は筐体２０１に固定されている。
シールキャップ２０９にはガス導入管２２０が接続されており、ガス導入管２２０には処理ガス供給装置２２１に接続された処理ガス供給ライン２２２と、不活性ガス供給装置２２３に接続された不活性ガス供給ライン２２４とが接続されている。
マニホールド２１７には排気管２２５の一端が接続されており、排気管２２５の他端はポンプ等からなる排気装置（図示せず）に接続されている。
アウタチューブ２１４の外側にはヒータユニット２２６が、アウタチューブ２１４と同心円に設置されており、ヒータユニット２２６は筐体２０１に垂直に支持されている。ヒータユニット２２６は処理室２１６を全体にわたって均一または所定の温度分布となるように加熱すべく構成されている。
アウタチューブ２１４とインナチューブ２１５の間には、処理室２１６の温度を計測する熱電対２２７が垂直に敷設されており、ヒータユニット２２６は熱電対２２７の計測結果に基づいてフィードバック制御されるように構成されている。
次に、図１に示された残りのゲート電極形成ステップを、以上の構成に係るバッチ式ＣＶＤ装置２００を使用して複数枚、例えば、１００枚のウエハに対して一括してポリシリコン膜もしくはアモルファスシリコン膜を残りの厚さの分だけ成膜する場合について説明する。
前述した通り、クラスタ装置１０において四つのステップが終了したウエハ２は、２５枚がポッド１に収納された状態で、残りゲート電極形成ステップを実施するバッチ式ＣＶＤ装置２００に搬送されて来る。
ところで、クラスタ装置１０においてポリシリコン膜もしくはアモルファスシリコン膜を最終目標膜厚の途中まで形成したところで中断し、その後に、ウエハ２をクラスタ装置１０の外部に出し、これとは異なる装置であるバッチ式ＣＶＤ装置２００によってポリシリコン膜もしくはアモルファスシリコン膜を残りの膜厚の分だけ形成する場合には、ウエハ２をクラスタ装置１０からバッチ式ＣＶＤ装置２００へ搬送する際に、途中まで形成したポリシリコン膜もしくはアモルファスシリコン膜の表面に自然酸化膜が形成されてしまうことが考えられる。
しかしながら、本実施の形態においては、クラスタ装置１０においてポリシリコン膜もしくはアモルファスシリコン膜が形成されたウエハ２は、大気に触れることなくポッド１に収納されるので、ウエハ２のポリシリコン膜もしくはアモルファスシリコン膜の表面に自然酸化膜が形成されるのを防止することができる。
ちなみに、ウエハ２をポッド１に収納する際に、ポッド１内をガス置換してポッド１に窒素ガス等の不活性ガスを充填すると、自然酸化膜の形成をより一層確実に防止することができる。
なお、万一、ウエハ２のポリシリコン膜もしくはアモルファスシリコン膜の表面に自然酸化膜が形成されたとしても、バッチ式ＣＶＤ装置２００での残りゲート電極形成ステップの実施前に、モノシラン（ＳｉＨ4 ）パージやジクロロシラン（ＳｉＨ2 Ｃｌ2 ）パージや水素アニール等を施すことにより、自然酸化膜は除去することができる。
残りゲート電極形成ステップを実施すべき複数枚のウエハ２を収納したポッド１は、バッチ式ＣＶＤ装置２００の載置台２０５の上に載置される。
図１に示されたウエハローディングステップにおいて、載置台２０５に載置されたポッド１がポッドオープナ２０４のキャップ着脱機構２０６によって開放されると、ウエハ移載装置２１３はウエハ２を５枚ずつ掬い上げて、待機室２０２で待機しているボート２１２に移載する。ウエハ移載装置２１３はこの作動を繰り返して、ポッド１内の全てのウエハ２をボート２１２に移し替える。
ポッド１内の全てのウエハ２をボート２１２に移し替えた後に、ポッドオープナ２０４によりポッド１のキャップを閉じる。その後に、空となったポッド１と残りゲート電極形成ステップを実施すべき複数枚のウエハ２を収納した他のポッド１とを交換して同様の作動を行なう。
この作動は予め設定された１００枚のウエハ２がボート２１２に装填（ウエハチャージング）されるまで、繰り返される。
一方、処理室２１６内の温度はヒータユニット２２６によって上昇され、所定の処理温度となるように制御される。
また、処理室２１６内には不活性ガスが、不活性ガス供給装置２２３から不活性ガス供給ライン２２４およびガス導入管２２０を通じて供給され、充填される。
所定の枚数のウエハ２がボート２１２に装填されると、ボート２１２はボートエレベータ２０７によって上昇されて、図８に示されているように、インナチューブ２１５内部の処理室２１６に搬入（ボートローディング）される。ボート２１２が上限に達すると、シールキャップ２０９は処理室２１６を気密に閉じる。
処理室２１６が気密に閉じられると、処理室２１６内の温度はヒータユニット２２６によって所定の温度に維持される。
このバッチ式ＣＶＤ装置２００での残りゲート電極形成ステップの処理温度は、クラスタ装置１０での初期ゲート電極形成ステップの処理温度に比べて、高温度である６００〜７００℃の範囲内の所定の温度に設定される。
これは、既に、ポリシリコン膜もしくはアモルファスシリコン膜が高誘電体膜（本実施の形態においては、酸化ハフニウム膜）の表面に形成されていることにより、モノシランガスやジクロロシランガス等の還元性ガスが高誘電体膜の表面に比較的高温で晒されることがないため、高誘電体膜に与える影響が少ないからである。
続いて、処理室２１６内が所定の真空状態になるまで排気管２２５によって排気された後に、断熱キャップ２１１およびボート２１２が電動モータ２１０により回転される。
その状態で、処理ガス、例えば、モノシランガスが０．５〜２ＳＬＭの流量をもって、処理ガス供給装置２２１からガス導入管２２０に供給される。
なお、ポリシリコン膜もしくはアモルファスシリコン膜に燐をドープする場合には、ホスフィンが０．０１〜０．１ＳＬＭの流量をもって供給される。
ガス導入管２２０に供給されたモノシランガスは、インナチューブ２１５内部の処理室２１６内を流れてインナチューブ２１５の上端に至り、インナチューブ２１５の上端開口からアウタチューブ２１４とインナチューブ２１５との間に流れ出る。流れ出たモノシランガスは排気管２２５の排気力により排出される。
モノシランガスは処理室２１６内を上昇しながら、ウエハ２に接触して行くことにより、ウエハ２の表面にポリシリコン膜もしくはアモルファスシリコン膜が形成される。
この際、ボート２１２が回転していることにより、シリコン元素を含むガスはウエハ２の面内においてウエハに均等に接触するので、ウエハ２に形成されるポリシリコン膜もしくはアモルファスシリコン膜の膜厚分布は面内において均一になる。
ここで、バッチ式ＣＶＤ装置２００によるポリシリコン膜もしくはアモルファスシリコン膜の成膜レートは、処理温度が６００〜７００℃である場合には数ｎｍ毎分になる。
したがって、クラスタ装置での初期ゲート電極形成ステップにおいて４分間で成膜された膜厚４〜１２ｎｍのポリシリコン膜もしくはアモルファスシリコン膜の残りの膜厚である１４０ｎｍ程度の成膜には、約３０分かかることになる。
このようにして設定された処理時間（例えば、３０分間）が経過すると、ボート２１２がボートエレベータ２０７によって下降されることにより、処理済みウエハ２を保持したボート２１２が、処理室２１６から待機室２０２内に搬出（ボートアンローディング）される。
図１に示されたウエハアンローディングステップにおいて、待機室２０２内に搬出された処理済みウエハ２は、ボート２１２からポッドオープナ２０４によって開放された空のポッド１に搬送されて収納される。２５枚の処理済みウエハ２が収納されると、ポッド１はポッドオープナ２０４によって閉じられる。
この際、ボート２１２に保持されたウエハ２の枚数（１００枚）は、ポッド１に収納可能な枚数（２５枚）よりも多いために、複数（４個）の空のポッド１が順番にポッドオープナ２０４に供給されることになる。
なお、ウエハの移載時間やボートローディング時間、ボートアンローディング時間を含めて、１時間以内でポリシリコン膜もしくはアモルファスシリコン膜を形成することができる。
以上説明した実施の形態によれば、次の効果が得られる。
高誘電体膜形成ステップ、プラズマ窒化ステップ、アニールステップおよびゲート電極形成ステップ（最終目標膜厚を全て成膜する）の全てを、クラスタ装置１０において実施する場合のトータル処理時間に比べて、クラスタ装置１０における最終処理であるゲート電極形成ステップを他のステップのうち最も処理時間の長いステップの処理時間に合わせて一旦打ち切り、初期電極形成ステップとすることにより、クラスタ装置１０における一連の処理の待ち時間が短くなるので、ゲートスタック形成工程の全体としてのスループットを向上させることができる。
これを図９および図１０を使用して説明する。
図９および図１０において、高誘電率膜形成ステップをＳ１、プラズマ窒化ステップをＳ２、アニールステップをＳ３およびゲート電極形成ステップをＳ４として、Ｓ１、Ｓ２およびＳ３がそれぞれ４分間かかり、Ｓ４だけが２０分間かかった場合には、図９に示されているように、一枚目のウエハＷ１はシーケンシャルにステップＳ１〜Ｓ４を経て処理される。
ここで、アニールステップＳ３およびゲート電極形成ステップＳ４のそれぞれの処理の後に、ウエハを２枚ずつ格納可能な二つのクーリングユニット（すなわち、二つのクーリングユニットで合計４枚のウエハを格納可能）を使用してクーリングステップＣ１、Ｃ２を、それぞれ実施するようにしている。
当然、一枚目のウエハＷ１の高誘電体膜形成ステップＳ１が終了すれば、このステップＳ１を実施する第一処理ユニット３１（ＡＬＤ装置４０）には空きが創出されるので、二枚目のウエハＷ２の高誘電体膜形成ステップＳ１の実施を開始することができる。
同様に、一枚目のウエハＷ１のプラズマ窒化ステップＳ２およびアニールステップＳ３の実施がそれぞれ終了すれば、二枚目のウエハＷ２のプラズマ窒化ステップＳ２およびアニールステップＳ３の実施をそれぞれ開始することができる。
三枚目のウエハＷ３以降のウエハに関しても同様のことが言える。
ところが、ゲート電極形成ステップＳ４の処理時間は他の三つのステップＳ１、Ｓ２、Ｓ３のそれぞれの処理時間に比べて長いので、三つのステップＳ１〜Ｓ３が終了した二枚目のウエハＷ２〜四枚目のウエハＷ４（すなわち３枚のウエハ）は、クーリングユニットにそれぞれ格納されて、一枚目のウエハＷ１のゲート電極形成ステップＳ４の終了待ち状態となる。
なお、この状態では、クーリングユニットにおける四つのウエハ格納エリアのうち三つの格納エリアが、３枚のウエハＷ２、Ｗ３、Ｗ４により占められ、一つの格納エリアのみが空いている状態となる。
五枚目のウエハＷ５に関しては、四枚目のウエハＷ４の高誘電体膜形成ステップＳ１が終了すれば、高誘電体膜形成ステップＳ１の実施に着手することができるはずである。
しかし、一枚目のウエハＷ１のゲート電極形成ステップＳ４が終了した後に、一枚目のウエハＷ１をクーリングユニットにてクーリングする必要があり、そのためにはクーリングユニットにおける残りの一つのウエハ格納エリアを空けておく必要がある。したがって、五枚目のウエハＷ５はクーリングユニットの空き待ちになるために、四枚目のウエハＷ４の高誘電体膜形成ステップＳ１が終了しても直ぐには高誘電体膜形成ステップＳ１の実施に着手することができない。
仮に、四枚目のウエハＷ４の高誘電体膜形成ステップＳ１の終了後に、四枚目のウエハＷ４のプラズマ窒化ステップＳ２の実施と並行して五枚目のウエハＷ５に対して高誘電体膜形成ステップＳ１の実施を開始してしまうと、五枚目のウエハＷ５のアニールステップＳ３が一枚目のウエハＷ１のゲート電極形成ステップＳ４よりも先に終了することとなり、クーリングユニットにおける残りの一つのウエハ格納エリアを五枚目のウエハＷ５により占有してしまうこととなる。この場合、一枚目のウエハＷ１のゲート電極形成ステップＳ４の終了後に、一枚目のウエハＷ１をクーリングユニットに置くことができなくなり、デッドロック状態となる。
以上のように、複数のステップＳ１〜Ｓ４が連続する一連の工程（プロセス）の中で、処理時間（作業時間）が極端に長いステップが最後にあると（図９においてはＳ４）、待ち時間が発生するために、工程全体のスループットを低下させてしまうことが分かる。
これに対して、処理時間が揃った一連のステップＳ１〜Ｓ４が実施される場合、例えば、四つのステップＳ１、Ｓ２、Ｓ３、Ｓ４の処理時間さらにはクーリングステップＣ１、Ｃ２のクーリング時間をそれぞれ４分間とした場合には、図１０に示されているように、待ち時間がなくなり、各ステップＳ１、Ｓ２、Ｓ３、Ｓ４、Ｃ１およびＣ２がスムーズに流れるために、スループットは図９に比べて明らかに大きくなる。
例えば、図９におけるゲート電極形成ステップＳ４において目標膜厚１００ｎｍのゲート電極の形成に２０分間かかった場合、１００枚のウエハに対する処理を完了するまでに要するゲート電極形成ステップＳ４のトータル時間は、１００枚×２０分＝２０００分≒３３時間となり、１時間当たり３枚のスループットになる。
これに対して、目標膜厚１００ｎｍのゲート電極のうち２０ｎｍだけクラスタ装置１０において成膜して、残りの８０ｎｍについては１００枚のウエハ２に対して一括してバッチ式ＣＶＤ装置２００によって成膜するようにすれば、クラスタ装置１０での高誘電体膜形成ステップＳ１、プラズマ窒化ステップＳ２、アニールステップＳ３および初期ゲート電極形成ステップＳ４の各処理時間を４分間に統一することができ、１００枚のウエハに対するクラスタ装置での処理を完了するまでに要するゲート電極形成ステップＳ４のトータル時間は、１００枚×４分＝４００分≒７時間と短縮することができる。
バッチ式ＣＶＤ装置２００での１００枚のウエハに対する残りゲート電極形成ステップの処理時間を約１時間とした場合には、スループットは時間の長い方に律速されるので、１００／７≒１４枚／時間のスループットとなる。
ところで、クラスタ装置１０およびバッチ式ＣＶＤ装置２００のように異なるタイプの処理装置を使用して、また、処理条件を変更して二段階でゲート電極を形成する場合には、クラスタ装置１０で形成する第一層目のゲート電極はアモルファス（非晶質）状態となり、バッチ式ＣＶＤ装置２００で形成する第二層目のゲート電極はポリ（多結晶）状態となる。
しかしながら、本実施の形態においては、バッチ式ＣＶＤ装置２００によって第二層目のゲート電極を形成する際に第一層目のゲート電極がポリ化することにより、第二層目のゲート電極の形成が完了した時点で二つの層の結晶状態や膜質は略同等となる。すなわち、バッチ式ＣＶＤ装置２００による第二層目のゲート電極の形成時に第一層と第二層とを均質化させることができる。
また、ゲートスタック工程後に実施されるイオン注入や活性化アニール（１０００℃以上の温度で行うアニール）により、ゲート電極は完全に結晶化し、二つの層は完全に同一の連続した一つの層となる。
なお、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々に変更が可能であることはいうまでもない。
例えば、一度に複数枚のウエハに対して行う残りゲート電極形成ステップは、バッチ式ＣＶＤ装置２００によって実施するに限らず、図１１に示されているように、前述した実施の形態の枚葉式ＣＶＤ装置１５０に相当する枚葉式ＣＶＤ装置を複数台備えた枚葉式マルチチャンバ型の装置（以下、マルチチャンバ装置という。）２５０によって実施してもよい。
図１１においては、基板に対して同一の処理（残りゲート電極形成ステップ）を複数枚一括して実施する複数の処理室としての２台の枚葉式ＣＶＤ装置２５１、２５２が、負圧移載室１１に連通するように、ゲートバルブ２５１ａ、２５２ａを介して負圧移載室筐体１２の２枚の側壁にそれぞれ連結されている。
また、このマルチチャンバ装置２５０は、連続処理装置であるクラスタ装置１０にて中断した処理の残りを複数の処理室としての２台の枚葉式ＣＶＤ装置２５１、２５２にて複数枚一括して実施するように制御するコントローラ２５４を備えている。
本実施の形態においても、クラスタ装置１０において実施する高誘電体膜形成ステップ、プラズマ窒化ステップ、アニールステップおよび初期ゲート電極形成ステップの各処理時間は、例えば、４分間のように統一することができるので、ゲートスタック形成工程の全体としてのスループットを向上させることができる。
図１１に示されたマルチチャンバ装置２５０における２台の枚葉式ＣＶＤ装置２５１、２５２によって、ポリシリコン膜もしくはアモルファスシリコン膜を残りの膜厚の分だけ形成する場合には、ウエハ２上に形成された高誘電体膜の表面上には初期ゲート電極形成ステップによって既にポリシリコン膜もしくはアモルファスシリコン膜が形成されていることにより、高誘電体膜（本実施の形態においては、ハフニウムオキシナイトライド膜）が比較的高温でモノシランガスやジシランガス等の還元性ガスに直接的に晒されることがなく、これらの還元性ガスによる影響を受けることが少ない。
したがって、枚葉式ＣＶＤ装置２５１、２５２における処理温度は比較的に高温度に設定することができ、成膜レートを大きくすることができる。
ここで、枚葉式ＣＶＤ装置２５１、２５２によってポリシリコン膜もしくはアモルファスシリコン膜を形成する場合の処理条件の一例を示すと、次の通りである。
処理ガスとしては、例えばモノシランまたはジシランが使用され、その流量は、０．１〜１ＳＬＭである。
燐ドープの場合にはホスフィンも混ぜて流し、その流量は０．１〜５ＳＬＭである。
ウエハの温度は５４０〜７００℃の範囲内の所定の温度となるように制御する。
処理室内の圧力は、１０００〜５００００Ｐａの範囲内の所定の圧力となるように、希釈窒素ガスの流量と圧力制御装置とによって制御する。
この条件により、５０〜１００ｎｍ毎分の成膜レートをもって成膜することができるので、クラスタ装置での初期ゲート電極形成ステップにおいて４分間で成膜された４〜１２ｎｍのポリシリコン膜もしくはアモルファスシリコン膜の残りの膜厚である１４０ｎｍ程度の成膜は、２〜３分間で行うことができる。
また、それぞれの枚葉式ＣＶＤ装置で１枚当たり２〜３分間で成膜することができるので、二つの枚葉式ＣＶＤ装置２５１、２５２を用いた場合、１００枚のウエハは、１００〜１５０分間で成膜することができる。クラスタ装置での１００枚のウエハに対するトータル処理時間は、各ステップの処理時間をそれぞれ４分間とした場合、１００枚×４分＝４００分≒７時間となるが、スループットは処理時間が長い方に律速されるので、１００／７≒１４枚／時間のスループットになる。
また、図１２に示されているように、クラスタ装置１０にバッチ式ＣＶＤ装置２００を連設してもよい。
この場合、クラスタ装置１０の搬出室１５にバッチ式ＣＶＤ装置２００の待機室２０２を接続するのが好ましい。
また、待機室２０２の筐体２０１にはウエハ搬出口２３Ａと、ポッド１を載置する載置台２５Ａおよび載置台２５Ａに載置されたポッド１のキャップを着脱するキャップ着脱機構２６Ａを備えたポッドオープナ２４Ａとを設け、バッチ式ＣＶＤ装置２００での残りゲート電極形成ステップ終了後のウエハ２を待機室２０２から外部へ搬出可能に構成することが好ましい。
さらに、クラスタ装置１０での連続処理のうち最後の処理（ゲート電極形成ステップ）を途中まで実施したところで中断するように制御する第一サブコントローラ２６１と、クラスタ装置１０にて中断した処理の残り（残りゲート電極形成ステップ）を一つの処理室２１６にて複数枚一括して実施するように制御する第二サブコントローラ２６２と、第一サブコントローラ２６１と第二サブコントローラ２６２とを統括的に制御するメインコントローラ２６０とを設けることが好ましい。
本実施の形態においては、クラスタ装置１０によって初期ゲート電極形成ステップまでが終了したウエハ２を、搬出室１５を通じて待機室２０２に搬入し、ボート２１２に順次移載して行く。
そして、所定の枚数、例えば、２５枚のウエハ２がボート２１２に装填された時点で、ボート２１２をバッチ式ＣＶＤ装置２００の処理室２１６内に搬入して、ポリシリコン膜もしくはアモルファスシリコン膜を残りの膜厚の分だけ成膜する。
このように、バッチ式ＣＶＤ装置２００にて、２５枚、すなわち、一つのポッドに収納したウエハの枚数単位で、残りゲート電極形成ステップを行うようにすると、１００枚単位で残りゲート電極形成ステップを行う場合に比べ、バッチ式ＣＶＤ装置２００の待ち時間を短縮することができ、タクトタイム（ウエハ搬入からウエハ排出までの時間）を大幅に短縮することができるというメリットがある。
成膜後はボート２１２を処理室２１６から搬出して、処理済みウエハ２をボート２１２から、載置台２５Ａの上に置かれてポッドオープナ２４Ａによって開放された空のポッド１に順次搬送して収納する。
この場合、図１２に示されているように、ボート２１２を複数用意しておき、ボートチェンジャ２５３によってボート２１２を交換させるようにしてもよい。
また、ボート２１２と処理室２１６をそれぞれ複数設けるようにしてもよい。
さらに、枚葉式マルチチャンバ型の装置（マルチチャンバ装置）は、図１３に示されているように構成してもよい。
図１３に示されたマルチチャンバ装置３００においては、基板に対して同一の処理（残りゲート電極形成ステップ）を複数枚一括して実施する複数の処理室としての５台の枚葉式ＣＶＤ装置３０１、３０２、３０３、３０４、３０５が垂直方向に積み重ねられて、それぞれが負圧移載室３１１に隣接するように設置されており、各枚葉式ＣＶＤ装置３０１、３０２、３０３、３０４、３０５と負圧移載室３１１との間にはゲートバルブ３０１ａ、３０２ａ、３０３ａ、３０４ａ、３０５ａがそれぞれ設置されている。
また、このマルチチャンバ装置３００は、連続処理装置であるクラスタ装置１０にて中断した処理の残りを複数の処理室としての５台の枚葉式ＣＶＤ装置にて複数枚一括して実施するように制御するコントローラ３０６を備えている。
本実施の形態によれば、５枚のウエハについての残りゲート電極形成ステップを５台の枚葉式ＣＶＤ装置によって一括して実施することができるので、それぞれの枚葉式ＣＶＤ装置で１枚当たり２〜３分で成膜する場合に、１００枚のウエハは、４０〜６０分で成膜することができる。すなわち、本実施の形態によれば、残りゲート電極形成ステップの処理時間を図１１に示されたマルチチャンバ装置２５０を用いて行う場合に比べて短縮することができる。
また、５台の枚葉式ＣＶＤ装置は垂直方向に積み重ねられて設置されているので、マルチチャンバ装置３００の占有床面積を減少させることができる。
前記実施の形態においては、ゲート電極としてポリシリコン膜もしくはアモルファスシリコン膜を形成する場合ついて説明したが、本発明はゲート電極としてメタルゲート電極（以下、メタル電極という。）を形成する場合にも、適用することができる。
この場合には、メタル電極は、図３のような枚葉式ＡＬＤ装置を用いてＡＬＤ法により、もしくは、図６のような枚葉式ＣＶＤ装置を用いてＣＶＤ法により形成することができる。
特に、枚葉式ＡＬＤ装置によるメタル電極の成膜レートは数Å毎分と遅いことから、メタル電極形成ステップ以外の成膜時間に合わせて、枚葉式ＡＬＤ装置によるメタル電極形成ステップを途中まで行ったところで打ち切り、バッチ式ＣＶＤ装置もしくはバッチ式ＡＬＤ装置によってメタル電極の残りの膜厚を形成することにより、メタル電極を使用したゲートスタック形成工程全体としてのスループットを向上させることができる。
また、メタル電極の膜種によっては、２０Å程度の膜厚で大気中に暴露すると、膜表面だけでなく、膜全体が酸化してしまう性質のものもあるので、その場合には、枚葉式ＡＬＤ装置での成膜を打ち切る時間を膜表面付近が酸化されても、酸化されない膜厚が残る程度（膜表面付近のみが酸化し、膜全体が酸化しない程度）に伸ばすことが望ましい。
なお、メタル電極の形成材料としては、ＴｉＮ、ＴａＮ、ＮｉＳｉ、ＰｔＳｉ、ＴａＣ、ＴｉＳｉ、Ｒｕ、ＳｉＧｅ、がある。
前記実施の形態においては、ＭＯＳＦＥＴのゲートスタック形成工程について説明したが、下部メタル電極が形成されたウエハに対して、バリアメタル形成ステップと、キャパシタ絶縁膜形成ステップと、上部メタル電極形成ステップとを行うＤＲＡＭ等のメモリのキャパシタ形成工程に、本発明を適用しても同様の作用効果を得ることができる。
すなわち、下部メタル電極が予め成膜されたウエハに対してバリアメタルをＡＬＤ装置によって成膜するバリアメタル形成ステップを実施後に、キャパシタ絶縁膜をＡＬＤ装置によって成膜するキャパシタ絶縁膜形成ステップを実施し、さらに、上部メタル電極をＡＬＤ装置によって成膜する上部メタル電極形成ステップを実施する場合においては、バリアメタル形成ステップおよびキャパシタ絶縁膜形成ステップに比べて、上部メタル電極形成ステップは極端に時間がかかる。
そこで、本発明を適用して、バリアメタル形成ステップ、キャパシタ絶縁膜形成ステップおよび上部メタル電極形成ステップをクラスタ装置において１枚ずつ連続して行い、最終の上部メタル電極形成ステップを途中まで行ったところで中断し、中断した残りの処理を他の処理室にて複数枚一括して行うようにすれば、スループットを向上させることができる。
なお、キャパシタ上部電極の形成材料としては、Ａｌ、ＴｉＮ、Ｒｕ、ＲｕＯ2 、ＳＲＯ（Ｓｒx Ｒｕy Ｏ3 ）、Ｉｒ、Ｐｔがある。
電極形成ステップに使用する電極形成用ガスは、所望の電極形成材料に応じて、適宜に選定されることになる。
高誘電体膜の形成材料としては、ハフニウムオキシナイトライドを使用するに限らない。
ゲート絶縁膜を形成するための高誘電体膜の形成材料としては、ＨｆＳｉＯx 、Ｔａ2 Ｏ5 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＨｆＡｌＯx 、ＨｆＡｌＯＮ、Ｌａ2 Ｏ3 、Ｙ2 Ｏ3 、Ｌａx Ａｌy Ｏz がある。
キャパシタ絶縁膜の形成材料としては、ＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ3 ）、ＳＴＯ（ＳｒＴｉＯ3 ）、がある。
被処理基板はウエハに限らず、ＬＣＤ装置の製造工程におけるガラス基板や液晶パネル等の基板であってもよい。

Claims (12)

  1. 基板に対して異なる処理を少なくとも１枚ずつ連続して実施するステップと、
    前記連続処理のうち最後の処理を途中まで実施したところで中断するステップと、
    前記中断した処理の残りを複数枚一括して実施するステップと、
    を有する半導体装置の製造方法。
  2. 請求項１において、前記複数枚の一括処理は、処理室内に複数枚の基板を収容して実施する半導体装置の製造方法。
  3. 請求項１において、前記複数枚の一括処理は、少なくとも１枚の基板を収容して処理する処理室を複数使用して実施する半導体装置の製造方法。
  4. 請求項１において、前記複数枚の一括処理は、一つの基板収納容器に収納した基板枚数単位で実施する半導体装置の製造方法。
  5. 請求項１において、前記複数枚の一括処理は、２５枚単位で実施する半導体装置の製造方法。
  6. 請求項１において、前記複数枚の一括処理は、前記連続処理を実施する装置とは異なる装置を使用して実施する半導体装置の製造方法。
  7. 請求項１において、前記連続処理における各処理は、それぞれ異なる処理室において実施する半導体装置の製造方法。
  8. 請求項１において、前記連続処理における最後の処理の処理時間を、前記連続処理における他の処理のうち最も処理時間の長い処理の処理時間以下に設定する半導体装置の製造方法。
  9. 請求項１において、前記連続処理は少なくとも、基板上に絶縁膜を形成するステップと、前記絶縁膜の上に電極を形成するステップとを含み、前記最後の処理とは前記電極を形成するステップである半導体装置の製造方法。
  10. 請求項１において、前記連続処理は少なくとも、基板上にＨｉｇｈ−ｋ膜を形成するステップと、前記Ｈｉｇｈ−ｋ膜の上に電極を形成するステップとを含み、前記最後の処理とは前記電極を形成するステップである半導体装置の製造方法。
  11. 請求項１において、前記連続処理は少なくとも、基板上にＨｉｇｈ−ｋ膜を形成するステップと、前記Ｈｉｇｈ−ｋ膜を窒化するステップと、前記窒化したＨｉｇｈ−ｋ膜をアニールするステップと、前記アニール後のＨｉｇｈ−ｋ膜の上に電極を形成するステップとを含み、前記最後の処理とは前記電極を形成するステップである半導体装置の製造方法。
  12. 基板に対して異なる処理を少なくとも１枚ずつ連続して実施する複数の処理室と、前記連続処理のうち最後の処理を途中まで実施したところで中断するように制御するコントローラとを備えた連続処理装置と、
    基板に対して同一の処理を複数枚一括して実施する一つまたは複数の処理室と、前記連続処理装置にて中断した処理の残りを前記一つまたは複数の処理室にて複数枚一括して実施するように制御するコントローラとを備えた一括処理装置と、
    を有する基板処理装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005015613A2 (en) * 2003-08-07 2005-02-17 Sundew Technologies, Llc Perimeter partition-valve with protected seals
US8758514B2 (en) * 2007-03-02 2014-06-24 Asm Japan K.K. Cluster type semiconductor processing apparatus
JP4845782B2 (ja) * 2007-03-16 2011-12-28 東京エレクトロン株式会社 成膜原料
US8636019B2 (en) * 2007-04-25 2014-01-28 Edwards Vacuum, Inc. In-situ removal of semiconductor process residues from dry pump surfaces
WO2009028595A1 (ja) * 2007-08-31 2009-03-05 Canon Anelva Corporation 基板処理装置
JP2010034440A (ja) * 2008-07-31 2010-02-12 Toshiba Corp 半導体装置及びその製造方法
US8275478B2 (en) * 2009-03-13 2012-09-25 Globalfoundries Inc. Method and apparatus for routing wafer pods to allow parallel processing
JP5394360B2 (ja) * 2010-03-10 2014-01-22 東京エレクトロン株式会社 縦型熱処理装置およびその冷却方法
JP5955658B2 (ja) * 2012-06-15 2016-07-20 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US9508914B2 (en) * 2013-03-21 2016-11-29 Tokyo Electron Limited Magnetic annealing apparatus
US10381655B2 (en) * 2015-07-13 2019-08-13 Sonata Scientific LLC Surface modified SOFC cathode particles and methods of making same
WO2021055771A1 (en) * 2019-09-19 2021-03-25 Applied Materials, Inc. Methods for controlling pulse shape in ald processes
FI129628B (en) * 2019-09-25 2022-05-31 Beneq Oy Method and apparatus for processing a substrate surface
JP7311553B2 (ja) * 2021-03-29 2023-07-19 株式会社Kokusai Electric 基板処理装置、半導体装置の製造方法及びプログラム

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03196948A (ja) * 1989-12-25 1991-08-28 Matsushita Electric Works Ltd 生産計画作成方法
JP3082148B2 (ja) * 1991-04-22 2000-08-28 東芝機械株式会社 複合型ウェハ処理装置
JPH0963915A (ja) * 1995-08-21 1997-03-07 Hitachi Ltd 半導体装置の製造方法およびそれに用いるマルチチャンバシステム
JPH11145021A (ja) * 1997-11-11 1999-05-28 Sony Corp 生産管理装置及びその方法
JP4105443B2 (ja) * 2002-02-04 2008-06-25 大日本スクリーン製造株式会社 基板処理装置
US6620713B2 (en) * 2002-01-02 2003-09-16 Intel Corporation Interfacial layer for gate electrode and high-k dielectric layer and methods of fabrication
US20080090425A9 (en) * 2002-06-12 2008-04-17 Christopher Olsen Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics
KR100467018B1 (ko) * 2002-06-27 2005-01-24 삼성전자주식회사 콘텍홀을 갖는 반도체 소자의 형성방법
US8323754B2 (en) * 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
CN101061253B (zh) * 2004-11-22 2010-12-22 应用材料股份有限公司 使用批式制程腔室的基材处理装置

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