JPWO2006117853A1

JPWO2006117853A1 - 半導体装置、データの読み出し方法及び半導体装置の製造方法

Info

Publication number: JPWO2006117853A1
Application number: JP2007514422A
Authority: JP
Inventors: 靖笠
Original assignee: Spansion Japan Ltd
Current assignee: Spansion Japan Ltd
Priority date: 2005-04-27
Filing date: 2005-04-27
Publication date: 2008-12-18
Anticipated expiration: 2025-04-27
Also published as: JP4950037B2; US20070052064A1; WO2006117853A1; US7645693B2; US7679150B2; US20070054454A1

Abstract

半導体装置は、一対の金属配線と、前記金属配線の上に形成され、書き込み情報に応じて開口が選択的に形成されたプログラム層と、前記プログラム層上に開口が形成されているかどうかによって変化する前記一対の金属配線間の静電容量によって決定される情報を読み出す読み出し回路とを含む。プログラム層は、たとえば空気よりも誘電率が高い材料により形成されている。また、プログラム層は、たとえば空気よりも誘電率が低い材料及び導体により形成されている。これにより、開口を持つかどうかによって変化する静電容量によって決定される情報を検出することで、メモリトランジスタを持たないロジックデバイスであっても、トリミングの情報やデバイスＩＤなどの情報を記憶できる。

Description

本発明は、半導体装置、データの読み出し方法及び半導体装置の製造方法に関する。

従来、不揮発性メモリは、各種試験やデバイスの証明のために使われるデバイスのＩＤや回路特性を簡単に調整するためのトリミングデータなどのデバイスの情報を格納するためＣＡＭ(Contents Addressable Memory)セルを備えるものが提案されている（特許文献１）。

このＣＡＭセルは、半導体基板上にフローティングゲートとコントロールゲートが積層されてゲートを成し、ゲート両側の半導体基板にそれぞれソース及びドレインが形成されており、セルトランジスタとしてのメモリトランジスタと同じタイプのものである。

また、近年、半導体装置において、素子の微細化及び高集積化が進むと欠陥が発生しやすくなり、製造歩留まりの低下を招くという問題がある。これを回避するために、半導体装置内に冗長回路を設けておくことがある。半導体装置内に設けたヒューズ回路内に備えられるヒューズを適宜切断することにより、冗長アドレス情報、動作仕様情報等を格納することができる技術が提案されている（特許文献２）。

特開２００４−２１３８７２号公報特開２００４−２４６９５８号公報

しかしながら、ロジックデバイスでは、上述したＣＡＭを持っていないため、デバイスのＩＤやトリミングデータを保持することができないという問題がある。また、情報の保持に不揮発性メモリを使うと、ウエーハプロセスが多くなり、さらに、書き込み回路の規模が記憶容量の割に大きいという問題がある。

また、上記ヒューズを備えた半導体装置では、ヒューズが金属で形成されている場合、ヒューズが完全に切断されていないと、ヒューズの両端にかかる電圧差により、ヒューズの抵抗値が徐々に低下するというグローバック現象が発生する。このグローバック現象によりヒューズの抵抗値が所定値以下まで低くなったとき、ヒューズ回路は、ヒューズが溶断されていないと判定するため、ヒューズをうまく溶断できないという問題がある。また、レーザーヒューズは半導体基板へのダメージを考慮して下層構造を設ける必要がある。またカバー膜を空けておく必要があり、信頼性の面で問題がある。

そこで、本発明は上記問題点に鑑みてなされたもので、メモリトランジスタを持たないロジックデバイスであっても、トリミングの情報やデバイスＩＤなどの情報を記憶するメモリを持つ半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するために、本発明は、半導体基板上に形成された一対の金属配線と、前記金属配線の上に形成され、書き込み情報に応じて開口部が選択的に形成されたプログラム層と、前記一対の金属配線間の静電容量を利用して前記プログラム層に前記開口部が形成されているかどうかを検出することによって前記書き込み情報を読み出す読み出し回路とを含む。本発明によれば、プログラム層に開口部を持つかどうかによって情報を保持することができるので、メモリトランジスタを持たないロジックデバイスであっても、トリミングの情報やデバイスＩＤなどの情報を記憶できる。また、ＣＡＭセルのようにメモリセルトランジスタを持つ必要がないため、ウエーハプロセスが多くなることもない。また、書き込み回路も必要ないため面積的にも有利である。また本発明の半導体装置によれば、ヒューズを備えた半導体装置に比べて信頼性が高い。

本発明の半導体装置は、前記プログラム層下に形成された一対のリファレンス用の金属配線をさらに含み、前記読み出し回路は、前記一対の金属配線間の静電容量と、前記一対のリファレンス用の金属配線間の静電容量の差を利用して前記プログラム層に前記開口部が形成されているかどうかを検出する。前記一対の金属配線と、前記一対のリファレンス用の金属配線は一部の金属配線を共通に用いるのが好ましい。前記プログラム層は、たとえば空気よりも誘電率が高い材料により形成されている。前記プログラム層は、たとえば空気よりも誘電率が低い材料及び導体の一方により形成されている。前記半導体装置は、不揮発性メモリセルがアレイ状に配列されたメモリセルアレイを含む半導体記憶装置である。

本発明は、書き込み情報に応じて選択的に形成された開口部を持つプログラム層下の一対の金属配線間に所定の電圧を印加するステップと、前記一対の金属配線間の静電容量を利用して前記プログラム層に前記開口部が形成されているかどうかを検出することによって前記書き込み情報を読み出すステップとを含むデータの読み出し方法である。本発明によれば、プログラム層に開口部を持つかどうかによって情報を保持することができるので、メモリトランジスタを持たないロジックデバイスであっても、トリミングの情報やデバイスＩＤなどの情報を記憶できる。また、ＣＡＭセルのようにメモリセルトランジスタを持つ必要がないため、ウエーハプロセスが多くなることもない。また、書き込み回路も必要ないため面積的にも有利である。また本発明の半導体装置によれば、ヒューズを備えた半導体装置に比べて信頼性が高い。

本発明のデータ読み出し方法は、前記プログラム層下に形成された一対のリファレンス用の金属配線間に所定の電圧を印加するステップをさらに含み、前記一対の金属配線間の静電容量と、前記一対のリファレンス用の金属配線間の静電容量を利用して前記プログラム層に前記開口部が形成されているかどうかを検出する。

本発明は、半導体基板上に一対の金属配線を形成するステップと、前記一対の金属配線上にプログラム層を形成するステップと、書き込む情報に応じて、前記プログラム層に開口部を選択的に形成するステップとを含む半導体装置の製造方法である。本発明によれば、プログラム層に開口部を持つかどうかによって情報を保持することができるので、メモリトランジスタを持たないロジックデバイスであっても、トリミングの情報やデバイスＩＤなどの情報を記憶できる。また、ＣＡＭセルのようにメモリセルトランジスタを持つ必要がないため、ウエーハプロセスが多くなることもない。また、書き込み回路も必要ないため面積的にも有利である。また本発明の半導体装置によれば、ヒューズを備えた半導体装置に比べて信頼性が高い。

本発明によれば、メモリトランジスタを持たないロジックデバイスであっても、トリミングの情報やデバイスＩＤなどの情報を記憶するメモリを持つ半導体装置及びその製造方法を提供できる。

ウエーハプロセス後のロジックデバイスの概観図である。（ａ）はプログラム層にデータ“０”を記憶した状態のロジックデバイスの断面図、（ｂ）はプログラム層にデータ“１”を記憶した状態のロジックデバイス１の断面図である。プログラム層２０に開口部２１を形成した場合と形成しない場合の静電容量の関係を示す図である。読み出し回路を示す図である。読み出し回路の各ノードの信号波形を示す図である。読み出し回路の他の構成例を示す図である。読み出し回路の各ノードの信号波形を示す図である。読み出し回路の他の例を示す図である。読み出し回路の各ノードの信号波形を示す図である。（ａ）はデータ“１”を記憶した状態のロジックデバイスの断面図、（ｂ）はデータ“０”を記憶した状態のロジックデバイスの断面図である。本発明に係る半導体装置の製造工程を示す図である。

以下、添付の図面を参照して本発明の実施例を説明する。以下に示すＯＴＰ（One Time Programmable）メモリは、ＣＡＭに代わる手段であり、ＯＴＰメモリは、ロジックデバイスにも利用できる。

図１は、ウエーハプロセス後のロジックデバイス（半導体装置）の概観図である。参照符号１はロジックデバイス、１０は半導体基板、２０はプログラム層２０、２１は開口部、３０はパットをそれぞれ示す。この半導体装置のメモリ素子は、一対の金属配線及び金属配線上に形成された誘電体膜を含む。メモリは、一対の金属配線上のプログラム層２０が開口部２１を持つかどうかによって依存する静電容量値によって決定される情報を記憶する。

図２（ａ）はプログラム層２０にデータ“０”を記憶した状態のロジックデバイス１の断面図、（ｂ）はプログラム層２０にデータ“１”を記憶した状態のロジックデバイス１の断面図である。図２に示すように、不図示の半導体基板上に設けられた層間絶縁膜１１上に金属配線Ａ、Ｂ及びＣが形成されている。金属配線Ａ及びＢが一対のリファレンス用の金属配線であり、金属配線Ｂ及びＣが一対の金属配線である。一対の金属配線と一対のリファレンス用の金属配線は一部の金属配線Ｂを共通に用いる。ここでは金属配線ＡＢ間の距離ｘは金属配線ＢＣ間の距離ｘ’よりも大きく設定されている。各金属配線はＳｉＯ₂（silicon dioxide：二酸化シリコン）層１２により絶縁されている。

この金属配線Ａ、Ｂ及びＣ上にはカバー膜１３が形成されている。このカバー膜１３はＳｉＯ₂膜からなる。カバー膜１３上には書き込み情報に応じて開口部２１が選択的に形成されるプログラム層２０が形成されている。このプログラム層２０はＳｉＮ（窒化シリコン）膜からなる。プログラム層２０はパッシベーション膜としても機能する。プログラム層２０は空気よりも誘電率の高い材料で形成される。このため、プログラム層２０がある部分では寄生容量が高くなり、開口部２１が形成された部分では寄生容量が小さくなる。

したがって、本発明のメモリでは、プログラム層２０が開口部２１を持つかどうかによって依存する静電容量値の違いを利用して、データ“０”または“１”を記憶できる。この構造は、メモリトランジスタを持たないロジックデバイスにも簡単に適用できる。

プログラム層２０の形成は、ＳｉＮ膜を全面に塗っておき、一部を取り除くことにより、開口部２１を形成する。プログラム層２０の一部を取り除く方法には、レーザービームを使って溶かすことにより一部を取り除く方法、薬液を用いてエッチングにより一部を取り除く方法、機械的に削ることによって一部を取り除く方法などがある。なお、プログラム層２０は、カバー膜１３上にインクを落したり、集束イオンビーム（FIB：focused ion beam）で金属を付けることにより、形成してもよい。

プログラム層２０にデータ“０”を記憶する場合、図２（ａ）に示すように、レーザービームによって金属配線Ｂ及びＣ上のプログラム層２０に開口部２１を形成する。プログラム層２０にデータ“１”を記憶する場合、同図（ｂ）に示すように、プログラム層２０に開口部を形成しないで、そのままの状態にする。

図３はプログラム層２０に開口部２１を形成した場合と形成しない場合の静電容量の関係を示す図である。同図（ａ）はプログラム層２０にデータ“０”を記憶した状態のロジックデバイス１の断面図、（ｂ）はプログラム層２０にデータ“１”を記憶した状態のロジックデバイスの断面図である。金属配線Ａ及び金属配線Ｃは、グランドに接続された金属配線Ｂの両側に設けられている。金属配線Ａ及びＢ間には、参照用のキャパシタＣref（Ｃ１＋Ｃ２）が形成される。金属配線Ｂ及びＣ間には、開口部２１を持つかどうかによって値が異なる静電容量を持つキャパシタＣｂ（Ｃ０＋Ｃ３又はＣ１’＋Ｃ３）が形成される。

以下では、プログラム層２０に開口部２１が形成され、データ“０”を記憶するときのキャパシタＣｂ＿０と示し、データ“１”を記憶するときのキャパシタをＣｂ＿１と示す。金属配線Ａ及びＢ間のキャパシタＣref、及びデータ“０”のキャパシタＣｂ＿０及び金属配線Ｂ及びＣ間のデータ“１”のキャパシタＣｂ＿１は以下の通りである。
・Ｃref＝Ｃ１＋Ｃ２
・Ｃｂ＿０＝Ｃ０＋Ｃ３
・Ｃｂ＿１＝Ｃ１’＋Ｃ３
ここでは、各キャパシタはＣ０＜Ｃ１＜Ｃ１’＜Ｃ２＜Ｃ３の関係に設定されている。また、静電容量Ｃ１はレイアウトなどにより静電容量Ｃ０の２倍程度になるように設定されている。

データ“０”及びデータ“１”間の静電容量の差を検出するには、Ｃｂ＿０＜Ｃｒｅｆ＜Ｃｂ＿１の関係が必要となる。このため、（Ｃ１−Ｃ０）＞（Ｃ３−Ｃ２）及び（Ｃ３−Ｃ２）及び（Ｃ３−Ｃ２）＋（Ｃ１’―Ｃ１）＞０の関係が必要となる。なお、キャパシタＣ３及びＣ２間の静電容量の差は小さい。なお、静電容量の値を変化させることによって、多値を記憶させることもできる。

次に、上記プログラム層２０に記憶されている情報を読み出す読み出し回路について説明する。図４は読み出し回路４０を示す図である。図５は読み出し回路の各ノードの信号波形を示す図である。図４に示すように、読み出し回路４０は、インバータ４１、Ｐチャントランジスタ４２、４３、キャパシタＣrefおよびＣｂ、バッファ４４、コンパレータ４５およびＤフリップフロップ４６を含む。読み出し回路４０は、一対の金属配線ＢＣ間のキャパシタの静電容量を利用してプログラム層２０に開口部２１が形成されているかどうかを検出することによって書き込み情報を読み出すものである。このとき、読み出し回路４０は、一対の金属配線ＢＣ間の静電容量と、一対のリファレンス用の金属配線ＡＢ間の静電容量の差を利用してプログラム層２０に開口部２１が形成されているかどうかを検出する。

センス動作では、まず、イニシャル信号ＩｎｉｔｉａｌをＨｉｇｈにし、金属配線Ａ及び金属配線Ｂの電圧をグランドにする。Ｐチャントランジスタ４２及び４３のゲートを制御する信号は、読み出しの間Ｌｏｗになっている。次に、イニシャル信号がＬｏｗになったとき、ノードｎ１がＨｉｇｈレベルになり、ｐチャントランジスタ４２及び４３を介して、プログラム層２０下の金属配線ＡＢ及びＢＣ間に所定の電圧を印加することができ、ノードｎ２及びｎ３は徐々にチャージされる。金属配線Ｂ及びＣ上のプログラム層２０に、開口部２１が形成されている場合、キャパシタＣｂの静電容量が減るため、キャパシタＣｂはキャパシタＣrefより早くチャージされ、その差をコンパレータ４５で検出し、出力ｎ５をＤフリップフロップ回路４６に保存する。これにより、プログラム層２０の開口部２１をデータ“０”としてセンスできる。

一方、金属配線Ｂ及びＣ上のプログラム層２０に開口部が形成されていない場合、キャパシタＣｂの静電容量は、キャパシタＣrefの静電容量より小さいため、キャパシタＣrefはキャパシタＣｂより早くチャージされ、データ“１”としてセンスできる。このようにして、一対の金属配線間ＢＣのキャパシタの静電容量と、一対のリファレンス用の金属配線ＡＢ間のキャパシタの静電容量によって、プログラム層２０の開口状態を検出することで、データ“１”またはデータ“０”として検出できる。なお、Ｄフィリップフロップ４６に代えてＤラッチでもよい。

図６は読み出し回路の他の構成例を示す図である。図７は読み出し回路の各ノードの信号波形を示す図である。図５に示すように、読み出し回路５０は、Ｐチャントランジスタ５１、インバータ５２、５３、キャパシタＣref及びＣbを含む。

センス動作では、イニシャル信号ｉｎｉｔｉａｌをＬｏｗにし、ｐチャントランジスタ５１を介して、金属配線Ａ及び金属配線Ｃを、同じ電位にし、ノードｎ１１及びノードｎ１２を徐助にチャージする。このとき、キャパシタＣrefおよびＣbのうち静電容量が小さい方のノードの電位が上昇し、反対に静電容量が大きい方のノードの電位は減少する。したがって、金属配線Ｂ及びＣ上のプログラム層２０に開口部２１が形成されている場合、キャパシタＣｂの静電容量が減るため、ノードｎ１１の電位は上昇し、ノードｎ１２の電位は減少する。このようにして、データ“０”としてセンスできる。一方、金属配線Ｂ及びＣ上のプログラム層２０に開口部が形成されていない場合、キャパシタＣｂの静電容量は、キャパシタＣrefよりも大きいため、ノードｎ１２の電位は上昇し、ノードｎ１１の電位は下降する。このようにして、データ“１”としてセンスできる。センスデータは、図示しないラッチ回路によりラッチされる。

図８は読み出し回路の他の例を示す図である。図９は読み出し回路の各ノードの信号波形を示す図である。図８に示すように、読み出し回路６０は、インバータ６１〜６６、抵抗６７、６８、トランスファーゲート６９、キャパシタＣrefおよびＣbを含む。この検出回路６０は、基準側がある電位（trip point）を超えると、その信号をトリガにして、比較側が高いか低いかを判定し、それをインバータ６５及び６６からなるラッチ回路に取り込むよう動作する。

センス動作では、まず、イニシャル信号をＨｉｇｈにし、金属配線Ａ及び金属配線Ｂの電圧をグランドにする。次に、イニシャル信号がＨｉｇｈからＬｏｗになり、ノードｎ２１がＨｉｇｈレベルになると、ノードｎ２２及びｎ２３は、抵抗６７、６８を介してそれぞれチャージされ、ノードｎ２２、ｎ２３の電位が徐々に上がっていく。ここで、ノードｎ２２が基準側で、ノードｎ２３はキャパシタＣｂの容量により立ち上がるスピードが変わるノードである。ノードｎ２３は徐々に立ち上がっていき、ｎ２２のノードがある基準の電位に達すると、信号ｎ２４が変化する。そのタイミングで、インバータ６５及び６６からなるラッチ回路でデータを保持する。

図９（ｃ）において、信号波形ｎ２３−１はデータ“１”をプログラムした状態の信号波形、信号波形ｎ２３−０はデータ“０”をプログラムした状態の信号波形をそれぞれ示す。金属配線Ｂ及びＣ上のプログラム層２０に開口部２１が形成されている場合、キャパシタＣｂの静電容量が減るため、キャパシタＣｂはキャパシタＣrefよりも早くチャージされ、同図（ｄ）に示すように、インバータ６３の出力ｎ２５−１は、基準電位ｎ２４が立ち下がる前に、立ち下がり、インバータ６５及び６６からなるラッチ回路にデータ“０”がラッチされる。一方、金属配線Ｂ及びＣ上のプログラム層２０に開口部が形成されていない場合、キャパシタＣrefの方がキャパシタＣｂよりも早くチャージされ、ノードｎ２４の方が、ノードｎ２５よりも早く立ち下がるためトランスファーゲート２７を閉じる。インバータ６５及び６６からなるラッチ回路はその状態を保持する。

次に、プログラム層２０の他の例について説明する。上記図２ではプログラム層２０に空気よりも誘電率の高い材料を用いた例を示したが、ここでは、プログラム層２０に空気よりも誘電率の低い材料または誘電率がゼロの材料を用いた例を示す。誘電率がゼロの場合、無限に大きい容量を持つことになる。

図１０（ａ）はデータ“１”を記憶した状態のロジックデバイス１００の断面図、（ｂ）はデータ“０”を記憶した状態のロジックデバイス１００の断面図である。半導体基板上の層間絶縁膜１１上に金属配線Ａ、Ｂ及びＣが形成されている。各金属配線はＳｉＯ₂層１２により絶縁されている。この金属配線Ａ、Ｂ及びＣ上にはカバー膜１３が形成されている。このカバー膜１３はＳｉＯ₂膜からなる。同図（ａ）に示すように、カバー膜１３上にはプログラム層１２０が形成されている。このプログラム層１２０は金属からなる。金属は空気よりも誘電率の低い材料である。

カバー膜１３上に金属からなるプログラム層１２０を形成することにより、キャパシタＣｂの静電容量は、金属配線Ｂとプログラム層１２０間の寄生容量Ｃ_Bと金属配線Ｃとプログラム層１２０間の寄生容量Ｃ_Cの直列接続となるため、金属配線ＢＣ間の寄生容量は大きくなる。上述の図４の読み出し回路を用いて、データ“１”としてセンスできる。一方、カバー膜１３上に何も形成されていない場合には、キャパシタＣｂの容量は、金属配線Ｂとプログラム層１２０間の寄生容量Ｃ_Bと金属配線Ｃとプログラム層１２０間の寄生容量Ｃ_Cと寄生容量Ｃ_Xの直列接続となるため、トータルの容量自体は小さくなる。これは上述の図４の読み出し回路４０を用いて、データ“０”としてセンスできる。

図１１は、本発明に係る半導体装置の製造工程を示す図である。上述したプログラム層２０の加工は、カバー膜工程の終了からパッケージの封止までの期間に行われる。（ａ）まず、ウエーハプロセス（wafer process）において、ウエーハ上にＩＣを作りこむ。このウエーハプロセスにおいて、半導体基板上の層間絶縁膜１１上に金属配線が形成される。（ｂ）次に、ウエーハプロービング試験工程において、ウエーハに針を当てて、ウエーハの特性を調べる。（ｃ）ウエーハのプログラミング工程において、金属配線Ａ〜Ｃ上にプログラム層２０、１２０を形成し、書き込む情報に応じて、レーザービームによって、プログラム層２０に開口部２１を選択的に形成する。書き込む情報には、デバイスのＩＤ、トリミングデータ、アナログＩＣにおける各種微調整のためのデータが含まれる。これにより、メモリセルトランジスタを持つことなしに、数ビットないし百ビットの不揮発性記憶領域を持つことができ、ダイ（die）ごとに異なる情報をセットすることができる。

（ｄ）チップ分離（dicing）工程において、多数のＩＣチップが作り困れたウエーハを、各チップ４辺に設けられたスクライブ線に沿ってダイヤモンドカッターで切り分け、１個１個のチップに分離する。（ｅ）組立（assembly）工程において、１個１個のＩＣチップを特別なパッケージに収納し、ワイヤーボンディングでパッケージと端子との間を接続する。次に、（ｆ）最終試験を行って、（ｇ）出荷される。この半導体装置によれば、ウエーハプロセス、ウエーハプロービング試験工程後に、たとえばアナログ回路の電圧微調整に関する情報などの内部設定値、ディジタル回路の個別ＩＤまたは識別ＩＤなどの情報を書き込むことができる。

本発明によれば、金属配線を保護するカバー膜１３の上に、プログラム層２０、１２０をのせてそれを加工し、情報を下層の回路で読み取ることで、ウエーハプロセス中に、追加工程がいらないため、コスト低減、スループットが向上する。また、ウエーハプロセス後に情報を書き込むことができるため、書き込みから出荷までの時間が短くなる。さらに、プログラム層２０、１２０は、読み出し回路とは非接触なので、半導体内部に水分などが入るのを防ぐことができる。また、従来のヒューズよりも簡易にできて、素子の信頼性も損なわない。なお、上記半導体装置は、不揮発性メモリセルがアレイ状に配列されたメモリセルアレイを含む半導体記憶装置に用いることもできる。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

Claims

半導体基板上に形成された一対の金属配線と、
前記金属配線の上に形成され、書き込み情報に応じて開口部が選択的に形成されたプログラム層と、
前記一対の金属配線間の静電容量を利用して前記プログラム層に前記開口部が形成されているかどうかを検出することによって前記書き込み情報を読み出す読み出し回路とを含む半導体装置。
前記プログラム層下に形成された一対のリファレンス用の金属配線をさらに含み、
前記読み出し回路は、前記一対の金属配線間の静電容量と、前記一対のリファレンス用の金属配線間の静電容量の差を利用して前記プログラム層に前記開口部が形成されているかどうかを検出する請求項１に記載の半導体装置。
前記一対の金属配線と、前記一対のリファレンス用の金属配線は、一部の金属配線を共通に用いる請求項１に記載の半導体装置。
前記プログラム層は、空気よりも誘電率が高い材料により形成される請求項１に記載の半導体装置。
前記プログラム層は、空気よりも誘電率が低い材料及び導体の一方により形成される請求項１に記載の半導体装置。
前記半導体装置は、不揮発性メモリセルがアレイ状に配列されたメモリセルアレイを含む半導体記憶装置である請求項１から請求項５のいずれか一項に記載の半導体装置。
書き込み情報に応じて選択的に形成された開口部を持つプログラム層下の一対の金属配線間に所定の電圧を印加するステップと、
前記一対の金属配線間の静電容量を利用して前記プログラム層に前記開口部が形成されているかどうかを検出することによって前記書き込み情報を読み出すステップと
を含むデータの読み出し方法。
前記プログラム層下に形成された一対のリファレンス用の金属配線間に所定の電圧を印加するステップをさらに含み、
前記一対の金属配線間の静電容量と、前記一対のリファレンス用の金属配線間の静電容量を利用して前記プログラム層に前記開口部が形成されているかどうかを検出する請求項７に記載のデータの読み出し方法。
半導体基板上に一対の金属配線を形成するステップと、
前記一対の金属配線上にプログラム層を形成するステップと、
書き込む情報に応じて、前記プログラム層に開口部を選択的に形成するステップと
を含む半導体装置の製造方法。