JPWO2006018912A1

JPWO2006018912A1 - ゼロボルテージスイッチング高周波インバーター

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Publication number: JPWO2006018912A1
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Inventors: 中義博畑
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Publication date: 2008-05-01
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Abstract

主スイッチ電流の振幅を抑制しつつ、負荷に対して大振幅動作の電流を供給することができるゼロボルテージスイッチング高周波インバーターを提供する。電源Ｅｄ間に直列に接続された第１スイッチＳ１と第２スイッチＳ２と、第１スイッチＳ１と第２スイッチＳ２間の接続経路と電源Ｅｄの一端の間に直列に接続された第１キャパシタＣ１とインピーダンス素子Ｒとインダクタ素子Ｌと、前記直列に接続されたインピーダンス素子Ｒとインダクタ素子Ｌと並列に接続された第２キャパシタＣ２とを備えた。

Description

本発明は、ゼロボルテージスイッチング（ＺＶＳ）方式の高周波インバーターに関する。

特に、本発明は、従来のゼロボルテージスイッチング（ＺＶＳ）方式の高周波インバーターの構造を簡素化にし、負荷抵抗値が小さい場合にスイッチに比して負荷に大きな電流が流れるようにしたものに関する。

一般に、高周波インバーターにおいて、高周波化に伴ってスイッチング損失や、大きなサージ電圧やサージ電流が発生する。

スイッチング損失は、スイッチのオンオフ時の電圧と電流の位相のずれに起因し、スイッチがオンした時に、電圧が印加した状態で電流が流れ、電流と電圧の積が電力損失となる。

サージ電圧やサージ電流は、定常的に流れていた電流に対してスイッチを急激に切断した時に生じる。すなわち、ΔＡ／ΔＴ、ΔＶ／ΔＴが大きいときに大きなサージ電圧やサージ電流が生じる。

上記スイッチング損失やサージ電圧・電流はエネルギーの損失につながり、時としてスイッチにダメージを与えるので、上記スイッチング損失やサージ電圧・電流を抑制するために、種々のソフトスイッチング回路が開発・研究されている。

これらのソフトスイッチング回路は大別すると、ゼロボルテージスイッチング（ＺＶＳ）方式とゼロカレントスイッチング（ＺＣＳ）方式がある。

ゼロボルテージスイッチング方式は、スイッチのオンオフ時に電圧がゼロになった後に電流が流れるようにしたものである。電圧がゼロであるためスイッチング時の電力損失がゼロとなる。

一方、ゼロカレントスイッチング方式は、スイッチのオンオフ時に電流がゼロになった後に電圧がかかるようにしたものである。この場合もスイッチング時の電力損失がゼロとなる。

従来のゼロボルテージスイッチング方式の高周波インバーターを図６と７を用いて以下に説明する。

図６は従来の２石型直列共振ハーフブリッジＺＶＳ高周波インバーターの構成を示している。

従来の２石型直列共振ハーフブリッジＺＶＳ高周波インバーター１０は、電源Ｅｄ間に第１スイッチＳ１と第２スイッチＳ２とを直列に接続し、第１スイッチＳ１に並列に第１キャパシタＣ１を接続し、第２スイッチＳ２に並列に第２キャパシタＣ２を接続し、第１スイッチＳ１と第２スイッチＳ２間の接続経路と電源Ｅｄの一端の間に第３キャパシタＣ３とインピーダンス素子Ｒとインダクタ素子Ｌとを直列に接続したものである。

第１キャパシタＣ１と第２キャパシタＣ２は、それぞれ第１スイッチＳ１と第２スイッチＳ２に並列に接続されることによって、第１スイッチＳ１と第２スイッチＳ２における過大なサージ電圧・電流を防止し、ゼロボルテージスイッチング機能を実現する。

第３キャパシタＣ３は、インピーダンス素子Ｒとインダクタ素子Ｌとの直列共振回路を構成し、インバーター機能を実現する。

図７は、従来の４石型直列共振フルブリッジＺＶＳ高周波インバーターの構成を示している。

従来の４石型直列共振フルブリッジＺＶＳ高周波インバーター１１は、電源Ｅｄ間に第１スイッチＳ１と第２スイッチＳ２とを直列に接続し、また、電源Ｅｄ間に第３スイッチＳ３と第４スイッチＳ４とを直列に接続し、前記第１スイッチＳ１と第２スイッチＳ２と第３スイッチＳ３と第４スイッチＳ４にそれぞれ第１キャパシタＣ１と第２キャパシタＣ２と第３キャパシタＣ３と第４キャパシタＣ４を並列に接続し、前記第１スイッチＳ１と第２スイッチＳ２間の接続経路と前記第３スイッチＳ３と第４スイッチＳ４間の接続経路の間に第５キャパシタＣ５とインピーダンス素子Ｒとインダクタ素子Ｌとを直列に接続したものである。

４石型直列共振フルブリッジＺＶＳ高周波インバーター１１においては、第１スイッチＳ１と第４スイッチＳ４、および、第２スイッチＳ２と第３スイッチＳ３をそれぞれ同期させ、交互にオンオフを切り替えることにより、インピーダンス素子Ｒとインダクタ素子Ｌに交流を発生させる。

第１キャパシタＣ１〜第４キャパシタＣ４は、第１スイッチＳ１〜第４スイッチＳ４におけるサージ電圧・電流の防止とゼロボルテージスイッチング機能を実現する。第５キャパシタＣ５は、インピーダンス素子Ｒとインダクタ素子Ｌとの直列共振回路を構成し、インバーター機能を実現する。

しかし、従来の２石型直列共振ハーフブリッジＺＶＳ高周波インバーターあるいは４石型直列共振フルブリッジＺＶＳ高周波インバーターは、スイッチに流れる電流の振幅と負荷に流れる電流の振幅は等しくなる。

このため、誘導加熱負荷等で負荷の抵抗が小さい場合は、負荷に流れる電流の振幅が大きくなり、それと等しい電流の振幅がスイッチにも流れる。

このような状態では、ＺＶＳによるスイッチング損失は低減できても、スイッチのオン状態に流れる電流による導通損失が大きくなる問題があった。

このような問題に対して、負荷に流れる電流は大きく、一方、スイッチに流れる電流（主スイッチ電流）が小さい状態をＺＶＳで実現できれば、負荷に対しては大きな電流を流しつつスイッチング損失および導通損失を抑制できるという極めて好ましい状態を実現することができる。

そこで、本発明が解決しようとする一つの課題は、負荷に流れる電流は大きく、かつ、スイッチに流れる電流が小さいゼロボルテージスイッチング高周波インバーターを提供することにある。

また、従来の高周波インバーターは、２石型直列共振ハーフブリッジＺＶＳ高周波インバーターにしても、従来の４石型直列共振フルブリッジＺＶＳ高周波インバーターにしても、各スイッチにつき一つのキャパシタを有し、回路の構成が複雑であった。

回路の構成は簡単であればあるほど好ましいことは言うまでもない。

そこで、本発明が解決しようとするもう一つの課題は、構成が簡単なゼロボルテージスイッチング高周波インバーターを提供することにある。

本発明に係るゼロボルテージスイッチング高周波インバーターは、電源間に直列に接続された第１スイッチと第２スイッチと、前記第１スイッチと第２スイッチ間の接続経路と前記電源の一端の間に直列に接続された第１キャパシタとインピーダンス素子とインダクタ素子と、前記直列に接続されたインピーダンス素子とインダクタ素子と並列に接続された第２キャパシタと、を有することを特徴とする。

前記第１キャパシタの静電容量と前記第２キャパシタの静電容量は、前記インピーダンス素子に流れる電流が前記第１スイッチおよび第２スイッチに流れる電流に比して大きくなるように、所定の比率に設定されているようにすることができる。

前記第１スイッチおよび第２スイッチに流れる電流の振幅（ｌｓｍａｘ）に対する前記インピーダンス素子に流れる電流の振幅（ｌｏｍａｘ）の比率（ｌｏｍａｘ／ｌｓｍａｘ）をＡｒ、前記第１キャパシタの静電容量をＣ_Ｃ１、前記第２キャパシタの静電容量をＣ_Ｃ２としたときに、
Ａｒ＝１＋Ｃ_Ｃ２／Ｃ_Ｃ１
となるように、前記第１キャパシタの静電容量Ｃ_Ｃ１と前記第２キャパシタの静電容量Ｃ_Ｃ２を設定するようにすることができる。

前記スイッチは、ＩＧＢＴ、ＭＯＳＦＥＴ、ＳＩＴを含む自己消弧形ディバイスにより構成されているようにすることができる。

本発明に係るゼロボルテージスイッチング高周波インバーターは、電源間に直列に接続された第１スイッチと第２スイッチと、前記電源間に直列に接続された第１キャパシタと第２キャパシタと、前記第１スイッチと第２スイッチ間の接続経路と前記第１キャパシタと第２キャパシタ間の接続経路の間に直列に接続されたインピーダンス素子とインダクタ素子と、前記インピーダンス素子と前記インダクタ素子に並列に接続された第３キャパシタと、を有することを特徴とする。

前記第１キャパシタと第２キャパシタの合計の静電容量と前記第３キャパシタの静電容量は、前記インピーダンス素子に流れる電流が前記第１スイッチおよび第２スイッチに流れる電流に比して大きくなるように、所定の比率に設定されているようにすることができる。

前記第１スイッチおよび第２スイッチに流れる電流の振幅（ｌｓｍａｘ）に対する前記インピーダンス素子に流れる電流の振幅（ｌｏｍａｘ）の比率（ｌｏｍａｘ／ｌｓｍａｘ）をＡｒ、前記第１キャパシタの静電容量をＣ_Ｃ１、前記第２キャパシタの静電容量をＣ_Ｃ２、前記第３キャパシタの静電容量をＣ_Ｃ３、としたときに、
Ａｒ＝１＋Ｃ_Ｃ３／（Ｃ_Ｃ１＋Ｃ_Ｃ２）
となるように、前記第１キャパシタの静電容量Ｃ_Ｃ１と前記第２キャパシタの静電容量Ｃ_Ｃ２と前記第３キャパシタの静電容量Ｃ_Ｃ３とを設定するようにすることができる。

本発明に係るゼロボルテージスイッチング高周波インバーターは、電源間に直列に接続された第１スイッチと第２スイッチと、前記電源間に直列に接続された第３スイッチと第４スイッチと、前記第１スイッチと第２スイッチ間の接続経路と前記第３スイッチと第４スイッチ間の接続経路の間に直列に接続された第１キャパシタとインピーダンス素子とインダクタ素子と、前記直列に接続されたインピーダンス素子とインダクタ素子に並列に接続された第２キャパシタと、を有することを特徴とする。

前記第１キャパシタの静電容量と前記第２キャパシタの静電容量は、前記インピーダンス素子に流れる電流が前記第１スイッチと第４スイッチあるいは前記第２スイッチと第３スイッチに流れる電流に比して大きくなるように、所定の比率に設定されているようにすることができる。

前記第１スイッチおよび第４スイッチに流れる電流あるいは前記第２スイッチと第３スイッチに流れる電流の振幅（ｌｓｍａｘ）に対する前記インピーダンス素子に流れる電流の振幅（ｌｏｍａｘ）の比率（ｌｏｍａｘ／ｌｓｍａｘ）をＡｒ、前記第１キャパシタの静電容量をＣ_Ｃ１、前記第２キャパシタの静電容量をＣ_Ｃ２としたときに、
Ａｒ＝１＋Ｃ_Ｃ２／Ｃ_Ｃ１
となるように、前記第１キャパシタの静電容量Ｃ_Ｃ１と前記第２キャパシタの静電容量Ｃ_Ｃ２を設定するようにすることができる。

本発明の高周波インバーターによれば、従来合計３個のキャパシタが必要であった２石型直列共振ハーフブリッジＺＶＳ高周波インバーターは２個のキャパシタで足り、従来合計５個のキャパシタが必要であった４石型直列共振フルブリッジＺＶＳ高周波インバーターは２個のキャパシタで足り、これらの少ない個数のキャパシタによってゼロボルテージスイッチング（ＺＶＳ）を実現することができる。

要するに、本発明は、従来の直列共振ＺＶＳ高周波インバーターが全てのスイッチに並列にキャパシタを設けていたのに代えて、負荷側の２個の直列および並列接続の複合共振用キャパシタによってゼロボルテージスイッチング（ＺＶＳ）を実現でき、これによってキャパシタの数を減少させることができるのである。

すなわち、本発明によれば、ゼロボルテージスイッチングを実現しつつ、回路の構成要素としてのキャパシタの数を減らすことができ、ローコスト化および回路の簡素化が可能になる。

また、本発明によれば、誘導加熱負荷等で負荷の抵抗値が小さい場合に、主スイッチ電流の振幅より１．２倍ないし２．２倍の振幅の電流を負荷に流すことができる。

その結果、主スイッチ電流を抑制しつつ負荷電流の大振幅動作により、スイッチの導通損失を抑制し、高効率の高周波インバーターを実現することができる。

は、本発明の一実施形態による２石型ハーフブリッジＺＶＳ高周波インバーターの回路構成を示した図。は、２石型ハーフブリッジＺＶＳ高周波インバーターの動作波形を示すグラフ。は、本発明の一実施形態によるキャパシタ分割型ＺＶＳ高周波インバーターの回路構成を示した図。は、本発明の一実施形態による４石型フルブリッジＺＶＳ高周波インバーターの回路構成を示した図。は、４石型フルブリッジＺＶＳ高周波インバーターの動作波形を示すグラフ。は、従来の２石型直列共振ハーフブリッジＺＶＳ高周波インバーターの回路構成を示した図。は、従来の４石型直列共振フルブリッジＺＶＳ高周波インバーターの回路構成を示した図。

以下に本発明の実施の形態について説明する。
図１は本発明の１実施形態による「２石型ハーフブリッジゼロボルテージスイッチング高周波インバーター（２石型ハーフブリッジＺＶＳ高周波インバーター）」の回路構成を示した図である。

図１に示すように、本実施形態の２石型ハーフブリッジＺＶＳ高周波インバーター１は、電源Ｅｄ間に直列に接続された第１スイッチＳ１と第２スイッチＳ２と、第１スイッチＳ１と第２スイッチＳ２間の接続経路と電源Ｅの一端の間に直列に接続された第１キャパシタＣ１とインピーダンス素子Ｒとインダクタ素子Ｌと、インピーダンス素子Ｒとインダクタ素子Ｌと並列に接続された第２キャパシタＣ２と、を有している。

上記「電源Ｅｄの一端」は正極側でも負極側でもよい。

第１スイッチＳ１と第２スイッチＳ２は、それぞれトランジスタとダイオードとからなる。なお、第１スイッチＳ１と第２スイッチＳ２はＩＧＢＴに限られず、ＭＯＳＦＥＴ、ＳＩＴ他、自己消弧形ディバイスを選択することができる。

インピーダンス素子Ｒとインダクタ素子Ｌは、誘導加熱負荷の等価回路を示しており、実際の回路では、ワーキングコイルを通して実際の誘導加熱負荷が接続される。

なお、負荷は誘導加熱負荷に限られない。しかし、導線自体がインダクタ素子と成り得るので、一般的に負荷は等価な上記インピーダンス素子Ｒとインダクタ素子Ｌに置き換えることができる。

本実施形態の２石型ハーフブリッジＺＶＳ高周波インバーター１は、第１キャパシタＣ１とインピーダンス素子Ｒとインダクタ素子Ｌを直列に接続し、かつ、インピーダンス素子Ｒとインダクタ素子Ｌと並列に第２キャパシタＣ２を接続することにより、ＺＶＳ機能と高周波インバーターの機能を実現している。

第２キャパシタＣ２は、インピーダンス素子Ｒとインダクタ素子Ｌに対して並列共振回路を構成し、その並列共振回路に第１キャパシタＣ１は直列に接続されることにより、スイッチング時の充電・放電の作用に基づき、第１スイッチＳ１と第２スイッチＳ２の電圧の急変を防ぎ、ＺＶＳを実現している。

本発明では、上記第１キャパシタＣ１と第２キャパシタＣ２が協働し、上述したように、サージ電圧とサージ電流を防止し、ＺＶＳ機能を実現する。

さらに、本発明によれば、第１キャパシタＣ１と第２キャパシタＣ２の静電容量の比率を適当に設定することにより、第１スイッチＳ１や第２スイッチＳ２に流れる電流（これらをまとめて主スイッチ電流という）の振幅が、インピーダンス素子Ｒに流れる電流（負荷電流）の振幅より小さくすることができる。

具体的には、第１スイッチＳ１および第２スイッチＳ２に流れる電流の振幅をｌｓｍａｘ、インピーダンス素子Ｒに流れる電流の振幅をｌｏｍａｘとすると、第１スイッチＳ１および第２スイッチＳ２に流れる電流の振幅ｌｓｍａｘに対するインピーダンス素子Ｒに流れる電流の振幅ｌｏｍａｘの比率Ａｒは、Ａｒ＝ｌｏｍａｘ／ｌｓｍａｘとなる。

第１キャパシタＣ１の静電容量をＣ_Ｃ１、第２キャパシタＣ２の静電容量をＣ_Ｃ２とすると、Ａｒ＝１＋Ｃ_Ｃ２／Ｃ_Ｃ１の関係が成立しており、所定のＡｒに合わせてＡｒ＝１＋Ｃ_Ｃ２／Ｃ_Ｃ１となるように第１キャパシタの静電容量Ｃ_Ｃ１と第２キャパシタの静電容量Ｃ_Ｃ２を設定することにより、スイッチ電流を抑制しながら負荷電流の大振幅動作を実現することができる。

回路定数は無限の組み合わせがあり得るが、ここでは回路定数は、一実施例として、入力電圧Ｅｄ＝２００（Ｖ）、動作周波数ｆｏ＝４０（ｋＨｚ）、Ｒ＝１（オーム）、Ｌ＝４２（マイクロヘンリー）、Ｃ１＝０．２（マイクロファラド）、Ｃ２＝０．２（マイクロファラド）である。ゲート信号のデッドタイムは２（マイクロ秒）である。

図２は、上記回路定数における２石型ハーフブリッジＺＶＳ高周波インバーター１の動作波形を示している。

図２において、横軸は時間、縦軸は振幅、台形波形はスイッチＳ１，Ｓ２の電圧（主スイッチ電圧）、半周期振動状波形は主スイッチ電流、正弦波形は負荷に流れる電流（負荷電流）をそれぞれ示している。

図２に示すように、本実施例では、負荷電流の振幅は主スイッチ電流の振幅の約２倍になる。本実施例およびその他の回路定数の試行により、本発明のＺＶＳ高周波インバーターによれば、主スイッチ電流を抑制しながら負荷電流の大振幅動作が可能である。

また、図２に示すように、主スイッチ電圧は、主スイッチ電流のゼロクロス（ゼロになった時点）でゼロになっている。すなわち、本実施例に示されるように、本発明のＺＶＳ高周波インバーターによれば、ＺＶＳ機能が実現されていることが分かる。

なお、上記第１キャパシタＣ１と第２キャパシタＣ２の静電容量の比率は、主として共振回路の動作周波数、インダクタ素子Ｌのインダクタンスによって左右される。

また、上記主スイッチ電流を抑制しながら負荷電流の大振幅動作を可能にする動作は、特に負荷抵抗値が小さいとき（１オーム以下）に顕著に現れる。

また、第１キャパシタＣ１と第２キャパシタＣ２の静電容量の比率を適当に設定することにより、負荷電流の振幅は主スイッチ電流の振幅の１．２倍〜２．２倍にすることができる。

次に、本発明によるキャパシタ分割型ＺＶＳ高周波インバーターについて説明する。

図３は、本発明の一実施形態によるキャパシタ分割型ＺＶＳ高周波インバーター２の回路構成を示している。

本実施形態のキャパシタ分割型ＺＶＳ高周波インバーター２は、電源Ｅｄ間に第１スイッチＳ１と第２スイッチＳ２とを直列に接続し、また、電源Ｅｄ間に第１キャパシタＣ１と第２キャパシタＣ２とを直列に接続し、前記第１スイッチＳ１と第２スイッチＳ２間の接続経路と前記第１キャパシタＣ１と第２キャパシタＣ２間の接続経路の間に直列にインピーダンス素子Ｒとインダクタ素子Ｌとを接続し、さらに、インピーダンス素子Ｒとインダクタ素子Ｌに並列に第３キャパシタＣ３を接続したものである。

本実施形態によるキャパシタ分割型ＺＶＳ高周波インバーター２は、図１の高周波インバーターの第１キャパシタＣ１を２つのキャパシタ（第１キャパシタＣ１と第２キャパシタＣ２）に分割したものである。

本実施形態のキャパシタ分割型ＺＶＳ高周波インバーター２は、キャパシタの個数が合計で従来の２石型直列共振ハーフブリッジＺＶＳ高周波インバーターのキャパシタの個数と変わらないが、第１キャパシタＣ１と第２キャパシタＣ２の合計の静電容量と第３キャパシタＣ３の静電容量の比率を適宜調整することにより、上述した２石型ハーフブリッジＺＶＳ高周波インバーター１と同様に、主スイッチ電流の振幅に比して負荷電流の振幅を大きくすることができる。これにより、主スイッチにおける導通損失を抑制しつつ、負荷における大振幅動作を実現することができる。

なお、この場合の第１キャパシタＣ１と第２キャパシタＣ２の静電容量は等しいのが好ましい。

第１キャパシタＣ１の静電容量をＣ_Ｃ１、第２キャパシタＣ２の静電容量をＣ_Ｃ２、第３キャパシタの静電容量をＣ_Ｃ３とすると、Ａｒ＝１＋Ｃ_Ｃ３／（Ｃ_Ｃ１＋Ｃ_Ｃ２）の関係が成立し、所定のＡｒに合わせてＡｒ＝１＋Ｃ_Ｃ３／（Ｃ_Ｃ１＋Ｃ_Ｃ２）となるように第１キャパシタの静電容量Ｃ_Ｃ１と第２キャパシタの静電容量Ｃ_Ｃ２と第３キャパシタの静電容量Ｃ_Ｃ３を設定することにより、スイッチ電流を抑制しながら負荷電流の大振幅動作を実現することができる。

次に、本発明による４石型フルブリッジＺＶＳ高周波インバーターについて説明する。

図４は、本発明の一実施形態による４石型フルブリッジＺＶＳ高周波インバーター３の回路構成を示している。

本実施形態による４石型フルブリッジＺＶＳ高周波インバーター３は、電源Ｅｄ間に第１スイッチＳ１と第２スイッチＳ２とを直列に接続し、また、電源Ｅｄ間に第３スイッチＳ３と第４スイッチＳ４とを直列に接続し、前記第１スイッチＳ１と第２スイッチＳ２間の接続経路と前記第３スイッチＳ３と第４スイッチＳ４間の接続経路の間に第１キャパシタＣ１とインピーダンス素子Ｒとインダクタ素子Ｌとを直列に接続し、さらに、直列に接続されたインピーダンス素子Ｒとインダクタ素子Ｌに並列に第２キャパシタＣ２を接続したものである。

なお、本実施形態のスイッチはＭＯＳＦＥＴを使用しているが、スイッチはＩＧＢＴ、ＭＯＳＦＥＴ、ＳＩＴ他、自己消弧形ディバイスから適宜選択することができる。好ましい選択例として、１５ｋＨｚ〜４０ｋＨｚではＩＧＢＴ、４０ｋＨｚ〜１ＭＨｚではＭＯＳＦＥＴ，ＳＩＴなどを選択することが考えられる。

本実施形態の４石型フルブリッジＺＶＳ高周波インバーター３では、第２キャパシタＣ２は、インピーダンス素子Ｒとインダクタ素子Ｌに対して並列共振回路を構成し、その並列共振回路に第１キャパシタＣ１は直列に接続されることにより、スイッチング時の充電・放電作用に基づき第１スイッチＳ１・第４スイッチＳ４および第２スイッチＳ２・第３スイッチＳ３の電圧急変を防ぎ、ＺＶＳを実現している。

そして、第１キャパシタＣ１と第２キャパシタＣ２の協働により、主スイッチ電流の振幅に比して負荷電流の振幅を大きくし、主スイッチにおける導通損失を抑制しつつ、負荷における大振幅動作を実現することができる。

具体的には、第１スイッチＳ１および第４スイッチＳ４に流れる電流あるいは第２スイッチＳ２と第３スイッチＳ３に流れる電流の振幅をｌｓｍａｘ、インピーダンス素子Ｒに流れる電流の振幅をｌｏｍａｘとすると、第１スイッチＳ１および第４スイッチＳ４に流れる電流あるいは第２スイッチＳ２と第３スイッチＳ３に流れる電流の振幅ｌｓｍａｘに対するインピーダンス素子Ｒに流れる電流の振幅ｌｏｍａｘの比率Ａｒは、Ａｒ＝ｌｏｍａｘ／ｌｓｍａｘとなる。

第１キャパシタの静電容量をＣ_Ｃ１、前記第２キャパシタの静電容量をＣ_Ｃ２とすると、Ａｒ＝１＋Ｃ_Ｃ２／Ｃ_Ｃ１の関係が成立し、所定のＡｒに合わせてＡｒ＝１＋Ｃ_Ｃ２／Ｃ_Ｃ１となるように第１キャパシタの静電容量Ｃ_Ｃ１と第２キャパシタの静電容量Ｃ_Ｃ２を設定することにより、スイッチ電流を抑制しながら負荷電流の大振幅動作を実現することができる。

回路定数は無限の組み合わせがあり得るが、入力電圧Ｅｄ＝２７０（Ｖ）、動作周波数ｆｏ＝１００（ｋＨｚ）、Ｒ＝０．３（オーム）、Ｌ＝２８（マイクロヘンリー）、Ｃ１＝０．０４７（マイクロファラド）、Ｃ２＝０．０４７（マイクロファラド）、デッドタイムは０．２８（マイクロ秒）を回路定数の一実施例としてシミュレーションを行った。

図５は、上記回路定数における４石型フルブリッジＺＶＳ高周波インバーター３の動作波形を示している。

図５において、横軸は時間、縦軸は振幅を示している。上下のグラフの時間は互いに対応している。上のグラフの正弦波形は負荷電流、半周期振動状波形は主スイッチ電流をそれぞれ示している。下のグラフの台形波形は主スイッチ電圧を示している。

図５に示されているように、本実施例の回路定数によれば、負荷電流の振幅は主スイッチ電流の振幅の２倍となる。

第１キャパシタＣ１と第２キャパシタＣ２の静電容量の比率は、主として共振回路の動作周波数とインダクタ素子Ｌのインダクタンスとによって左右されるが、複数の回路定数の試行により、負荷電流の振幅は主スイッチ電流の振幅の１．２倍〜２．２倍にすることができることが分かった。

なお、２石型ハーフブリッジＺＶＳ高周波インバーターと同様に、主スイッチ電流を抑制しながら負荷に対して大振幅動作させることができるのは、負荷の抵抗値が小さい場合において顕著である。

本発明の４石型フルブリッジＺＶＳ高周波インバーター３によれば、従来の４石型直列共振フルブリッジＺＶＳ高周波インバーターに比して、各スイッチに並列に接続されたキャパシタを削除して、第１キャパシタＣ１と第２キャパシタＣ２の協働により、回路の構成を大幅に簡略化することができる。

以上のように、本発明のゼロボルテージスイッチング高周波インバーターによれば、従来のゼロボルテージスイッチング高周波インバーターに比して、回路の構成を大幅に簡略化しつつ、ゼロボルテージスイッチングの機能を実現することができる。

また、誘導加熱負荷等に適用する場合において、負荷の抵抗値が小さいときは、主スイッチの電流の振幅を抑制しながら負荷に大電流を供給することができるという特有の効果を奏することができる。

Claims

電源間に直列に接続された第１スイッチと第２スイッチと、
前記第１スイッチと第２スイッチ間の接続経路と前記電源の一端の間に直列に接続された第１キャパシタとインピーダンス素子とインダクタ素子と、
前記直列に接続されたインピーダンス素子とインダクタ素子と並列に接続された第２キャパシタと、を有することを特徴とするゼロボルテージスイッチング高周波インバーター。
前記第１キャパシタの静電容量と前記第２キャパシタの静電容量は、前記インピーダンス素子に流れる電流が前記第１スイッチおよび第２スイッチに流れる電流に比して大きくなるように、所定の比率に設定されていることを特徴とする請求項１記載のゼロボルテージスイッチング高周波インバーター。
前記第１スイッチおよび第２スイッチに流れる電流の振幅（ｌｓｍａｘ）に対する前記インピーダンス素子に流れる電流の振幅（ｌｏｍａｘ）の比率（ｌｏｍａｘ／ｌｓｍａｘ）をＡｒ、前記第１キャパシタの静電容量をＣ_Ｃ１、前記第２キャパシタの静電容量をＣ_Ｃ２としたときに、
Ａｒ＝１＋Ｃ_Ｃ２／Ｃ_Ｃ１
となるように、前記第１キャパシタの静電容量Ｃ_Ｃ１と前記第２キャパシタの静電容量Ｃ_Ｃ２を設定したことを特徴とする請求項１記載のゼロボルテージスイッチング高周波インバーター。
前記スイッチは、ＩＧＢＴ、ＭＯＳＦＥＴ、ＳＩＴを含む自己消弧形ディバイスにより構成されていることを特徴とする請求項１〜３のいずれかに記載のゼロボルテージスイッチング高周波インバーター。
電源間に直列に接続された第１スイッチと第２スイッチと、
前記電源間に直列に接続された第１キャパシタと第２キャパシタと、
前記第１スイッチと第２スイッチ間の接続経路と前記第１キャパシタと第２キャパシタ間の接続経路の間に直列に接続されたインピーダンス素子とインダクタ素子と、
前記インピーダンス素子と前記インダクタ素子に並列に接続された第３キャパシタと、を有することを特徴とするゼロボルテージスイッチング高周波インバーター。
前記第１キャパシタと第２キャパシタの合計の静電容量と前記第３キャパシタの静電容量は、前記インピーダンス素子に流れる電流が前記第１スイッチおよび第２スイッチに流れる電流に比して大きくなるように、所定の比率に設定されていることを特徴とする請求項５に記載のゼロボルテージスイッチング高周波インバーター。
前記第１スイッチおよび第２スイッチに流れる電流の振幅（ｌｓｍａｘ）に対する前記インピーダンス素子に流れる電流の振幅（ｌｏｍａｘ）の比率（ｌｏｍａｘ／ｌｓｍａｘ）をＡｒ、前記第１キャパシタの静電容量をＣ_Ｃ１、前記第２キャパシタの静電容量をＣ_Ｃ２、前記第３キャパシタの静電容量をＣ_Ｃ３、としたときに、
Ａｒ＝１＋Ｃ_Ｃ３／（Ｃ_Ｃ１＋Ｃ_Ｃ２）
となるように、前記第１キャパシタの静電容量Ｃ_Ｃ１と前記第２キャパシタの静電容量Ｃ_Ｃ２と前記第３キャパシタの静電容量Ｃ_Ｃ３とを設定したことを特徴とする請求項５記載のゼロボルテージスイッチング高周波インバーター。
前記スイッチは、ＩＧＢＴ、ＭＯＳＦＥＴ、ＳＩＴを含む自己消弧形ディバイスにより構成されていることを特徴とする請求項５〜７のいずれかに記載のゼロボルテージスイッチング高周波インバーター。
電源間に直列に接続された第１スイッチと第２スイッチと、
前記電源間に直列に接続された第３スイッチと第４スイッチと、
前記第１スイッチと第２スイッチ間の接続経路と前記第３スイッチと第４スイッチ間の接続経路の間に直列に接続された第１キャパシタとインピーダンス素子とインダクタ素子と、
前記直列に接続されたインピーダンス素子とインダクタ素子に並列に接続された第２キャパシタと、を有することを特徴とするゼロボルテージスイッチング高周波インバーター。
前記第１キャパシタの静電容量と前記第２キャパシタの静電容量は、前記インピーダンス素子に流れる電流が前記第１スイッチと第４スイッチあるいは前記第２スイッチと第３スイッチに流れる電流に比して大きくなるように、所定の比率に設定されていることを特徴とする請求項９記載のゼロボルテージスイッチング高周波インバーター。
前記第１スイッチおよび第４スイッチに流れる電流あるいは前記第２スイッチと第３スイッチに流れる電流の振幅（ｌｓｍａｘ）に対する前記インピーダンス素子に流れる電流の振幅（ｌｏｍａｘ）の比率（ｌｏｍａｘ／ｌｓｍａｘ）をＡｒ、前記第１キャパシタの静電容量をＣ_Ｃ１、前記第２キャパシタの静電容量をＣ_Ｃ２としたときに、
Ａｒ＝１＋Ｃ_Ｃ２／Ｃ_Ｃ１
となるように、前記第１キャパシタの静電容量Ｃ_Ｃ１と前記第２キャパシタの静電容量Ｃ_Ｃ２を設定したことを特徴とする請求項９記載のゼロボルテージスイッチング高周波インバーター。
前記スイッチは、ＩＧＢＴ、ＭＯＳＦＥＴ、ＳＩＴを含む自己消弧形ディバイスにより構成されていることを特徴とする請求項９〜１１のいずれかに記載のゼロボルテージスイッチング高周波インバーター。