JPWO2005046154A1 - クリッピング回路及びそれを用いた無線送信装置 - Google Patents

クリッピング回路及びそれを用いた無線送信装置 Download PDF

Info

Publication number
JPWO2005046154A1
JPWO2005046154A1 JP2005515295A JP2005515295A JPWO2005046154A1 JP WO2005046154 A1 JPWO2005046154 A1 JP WO2005046154A1 JP 2005515295 A JP2005515295 A JP 2005515295A JP 2005515295 A JP2005515295 A JP 2005515295A JP WO2005046154 A1 JPWO2005046154 A1 JP WO2005046154A1
Authority
JP
Japan
Prior art keywords
clipping
clip
amplitude
signal
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005515295A
Other languages
English (en)
Other versions
JP4244992B2 (ja
Inventor
智之 寺本
智之 寺本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2005046154A1 publication Critical patent/JPWO2005046154A1/ja
Application granted granted Critical
Publication of JP4244992B2 publication Critical patent/JP4244992B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/26Systems using multi-frequency codes
    • H04L27/2601Multicarrier modulation systems
    • H04L27/2614Peak power aspects
    • H04L27/2623Reduction thereof by clipping
    • H04L27/2624Reduction thereof by clipping by soft clipping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Transmitters (AREA)

Abstract

比較的小規模な構成で、位相誤差の発生を抑制してEVMを劣化させることのないクリッピング回路を実現する。直交ベースバンド信号の振幅制限をなすクリッピング回路として、ほぼ円形クリッピングと等化な16角形クリップ回路を用いる。この16角形クリップ回路として、方形クリップ回路と位相回転部との直列構成(11と12、13と14、15と16、17と18)を複数段(4段)従属接続して構成する。そして、これ等方形クリップ回路と位相回転部とによる信号振幅の変化分を、振幅調整部19において補償するよう振幅スケーリングを行う。

Description

本発明はクリッピング回路及びそれを用いた無線送信装置に関し、特に無線送信装置における電力増幅器へ供給される直交ベースバンド信号の振幅制限をなすクリッピング方式に関するものである。
無線通信システムにおいて、無線送信装置側では、送信信号の全ての振幅値に亘って良好な線形性を有する電力増幅器を使用することが理想的である。しかしながら、送信可能な全ての振幅値に亘って良好な線形性を有する電力増幅器は、回路規模、価格、電力等の面から困難である。そのために、ある一定振幅までは線形性を有しているが、それ以上の振幅に対しては非線形特性を有する一般的な電力増幅器が用いられることが多い。
CDMA(Code Division Multiple Access )方式やOFDM(Orthogonal Frequency Division Multiplexing)方式のような複数の送信チャネルの多重化処理を行った送信信号を、電力増幅器により増幅する場合、1つのRF(高周波)出力信号に多重するチャネル数が増加するに従って、増幅すべき信号の振幅値の幅が広がってしまうことになる。この様な信号を、上述した理想的ではない電力増幅器を用いて増幅した場合、電力増幅器の線形性を有する領域を超えた振幅値の信号が入力されると、RF出力信号に歪が生ずることになる。RF出力信号に歪が生ずると、隣接する通信チャネルの妨害波となり、かつ変調精度が劣化してしまい、その結果伝送路のBER(Bit Error Rate)が劣化する。
この様なRF出力信号の歪の発生を抑制するために種々の方式が提案されている。そのなかの一つに、送信データのベースバンド信号処理部でのI,Q信号のクリッピング(クリップともいう)処理がある。このクリッピング処理にもいくつかの方式があり、その代表的なものとして、方形クリッピング(特許文献1参照)や円形クリッピングがある。
特開昭63−198174号公報
方形クリッピングは小さな回路規模で実現できるという利点があるが、クリッピング処理後のデータに位相誤差が発生してしまうという欠点がある。方形クリッピングは、ベースバンド信号のI成分に対してはI軸方向に独立にクリッピングを行い、Q成分に対してはQ軸方向に独立にクリッピングを行う方式であることから、例えば、図10(a)に示す如く、ベースバンド信号のI成分がクリップレベル(点線)を超えており、Q成分はクリップレベルを超えていない場合には、I成分のみがクリップされることになるために、クリッピング後のベクトル成分は元のベクトル成分に対して位相誤差θを有することになる。位相誤差が生じると、変調波のEVM(Error Vector Magnitude)が劣化してしまう。
一方、円形クリッピングは、I成分及びQ成分の両方を位相に沿ってクリップする方式であることから、方形クリッピングで発生する位相誤差に生じない(図10(b)参照)。しかしながら、円形クリッピングは、演算処理もしくはROMテーブルのデータ読出し処理により行われるために、I,Q成分のビット数の増加に伴って回路規模が増大してしまうという欠点がある。また、想定される入力ダイナミックレンジによって回路規模が大きく左右されるなどの欠点もある。
本発明の目的は、比較的小さな回路規模で位相誤差の発生を抑止してEVMを劣化させることのないクリッピング回路を提供することである。
本発明によれば、無線送信装置における電力増幅器へ供給される直交ベースバンド信号の振幅制限をなすクリッピング回路であって、方形クリップ手段と位相回転手段との直列構成を複数段従属接続して、多角形クリッピング手段を構成したことを特徴とするクリッピング回路が得られる。
更に、方形クリップ手段及び前記位相回転手段による信号振幅の変化を補償調整するための振幅調整手段を含むことを特徴とする。また、前記方形クリップ手段と前記位相回転手段との直列構成がn段(nは2以上の整数)従属接続されており、初段の方形クリップ手段のクリップレベルは予め定められた所定クリップレベルに設定されており、2段目以降の方形クリップ手段のクリップレベルは、前段の位相回転手段の位相回転量に応じた振幅変化量に対応した補正量を、前記所定クリップレベルに対して乗算した値に設定されていることを特徴とする。
更に、前記直交ベースバンド信号の振幅値が予め定められた所定クリップレベルより大なる場合に、前記直交ベースバンド信号が前記多角形クリッピンク手段による処理を受けるよう制御する制御手段を含むことを特徴とする。そして、前記制御手段は、前記直交ベースバンド信号の振幅値が前記所定クリップレベル以下の場合には、前記直交ベースバンド信号に対して、前記多角形クリッピンク手段の処理時間に相当する時間だけ調整して出力するようにしたことを特徴とする。そして、本発明による無線通信装置は、上記のクリッピング回路を含むことを特徴とする。
本発明の作用を述べる。構成の簡単な方形クリップ回路と位相回転回路との直列回路を複数段従属接続することにより、多角形クリッピングを実現して、原理的に位相誤差のない円形クリッピングに近ずけるよう構成する。
本発明によれば、多角形クリッピングを簡単な構成で実現することにより、円形クリッピングとほぼ同等の特性、すなわち位相誤差を極力抑制して変調波のEVMの劣化を防止できるという効果がある。
以下に図面を用いて本発明の実施の形態について詳細に説明する。図1は本発明の実施の形態を示す機能ブロック図である。図1において、ベースバンド信号処理を行った後の直交成分であるI成分(RI)、Q成分(RQ)は、タイミング調整器6、16角形クリップ回路1、絶対値化回路2へそれぞれ入力される。
絶対値化回路2において、I成分及びQ成分はそれぞれ絶対値化処理され、加算器3へ入力されて加算処理される。そして、無線通信システムとして予め定められているクリッピングを行う必要がある信号レベル(クリップレベル=RL)と、加算器3の出力である絶対値化したベースバンド信号の振幅値とが、比較器4により比較される。この比較の結果、ベースバンド信号の振幅値がクリップレベルRL以上の場合には、アンドゲート8を介してセレクタ7を制御し、16角形クリップ回路1を経たクリッピング処理後の信号を導出する。一方、ベースバンド信号の振幅値がクリップレベルRLより小の場合には、アンドゲート8を介してセレクタ7を制御し、タイミング調整器6を経たタイミング調整後の信号を導出する。
なお、タイミング調整器6は、16角形クリップ回路1を経たクリッピング処理後の信号と、16角形クリップ回路1を経ない信号との出力タイミングを調整するものである。このタイミングの調整器16は、16角形クリップ回路1のクリッピング処理に必要な時間分に相当する段数のバッファにより構成されている。アンドゲート8はクリッピング処理のオンオフを、外部指令により制御するためのものである。また、図中の信号線上の数字は並列ビット数を示しており、単に一例を示すに止まるものである。
図2は図1における16角形クリップ回路1の機能ブロック図である。16角形クリップ回路1は、入力段から順に、方形クリップ回路11、+π/4位相回転部12、方形クリップ回路13、−π/8位相回転部14、方形クリップ回路15、−π/4位相回転部16、方形クリップ回路17、+π/8位相回転部部18、振幅調整部(振幅スケーリング部)19からなっている。
方形クリップ回路11,13,15,17は全て同一回路構成であり、周知の構成(例えば、特許文献1などの回路)が用いられ、クリップレベルを入力することにより、入力信号I,Q成分(Ich,Qchとして示す)を、互いに独立して、すなわち、I信号はI軸方向に、Q信号はQ軸方向に個別にクリップする機能を有している。位相回転部12は入力信号の位相を+π/4だけ回転させ、位相回転部14は入力信号の位相を−π/8だけ回転させ、位相回転部16は入力信号の位相を−π/4だけ回転させ、位相回転部18は入力信号の位相を+π/8だけ回転させるものである。
これ等各位相回転部12,14,16,18の具体例が、図3、図4、図5、図6にそれぞれ示されている。振幅調整部(振幅スケーリング部)19は、方形クリップや位相回転によって実際の値より小さくなってしまった信号の振幅値を、元の入力信号の振幅値(レベル)に戻すため(補償調整するため)のものであり、その具体例が図7に示されている。
ベースバンド信号の直交成分であるI信号及びQ信号が、図示せぬベースバンド信号処理部より、本クリッピング回路部へ入力されると、I,Q信号は16角形クリップ回路1へ供給されて16角形クリッピング処理され、セレクタ7へ印加される。また、上記のI,Q信号は絶対値化回路2へも入力されて絶対値化される。絶対値化された|RI|,|RQ|はI/Q加算器3へ入力されて|RI|+|RQ|となり、この加算出力は比較器4へ入力される。比較器4では、入力信号のレベルとクリップレベルRLとが比較され、その大小が判定されてセレクタ7の選択用信号に用いられる。
また、I,Q信号はタイミング調整器6へも入力され、16角形クリッピング処理に必要な時間に相当するタイミング調整が行われてセレクタ7へ入力される。セレクタ7では、入力信号がクリップレベルRLよりも大なる場合には、16角形クリップ回路1を経た信号を出力し、逆の場合には、タイミング調整器6を経た信号を出力する。このセレクタ7による選択は、全ての信号に対して16角形クリッピング処理を行うと、電力制限する必要のない信号に対してもクリッピング処理を行うことになるので、これを避けるために、クリッピング処理が必要な信号に対してのみ選択的にクリッピング処理を施すためのものである。なお、アンドゲート8により、クリッピング処理のマスク制御を外部指令により簡単に行うことができるようになっている。
16角形クリップ回路1へ入力されたI,Q信号は、先ず方形クリップ回路11において方形クリップが行われる。このときクリップレベルRL0は、
RL0=RL
であり、外部設定される。方形クリップ回路11にて方形クリップされた信号は、位相回転部12で+π/4だけ位相回転される。この位相回転部12は図3に示す如く、加算器121,122及び符号反転器123よりなる周知の構成であり、I信号とQ信号とが加算器122で加算されてQ信号となり、I信号とQ信号の符号反転信号とが加算器121で加算されてI信号となる。なお、この+π/4位相回転により、信号振幅は√2倍に変化する。
この位相反転部12の出力は方形クリップ回路13へ入力されるが、このときのクリップレベルRL1は、
RL1=RL0×√2=RL√2
であり、外部設定される。これは、位相回転部12で信号位相を+π/4回転させているために、振幅が√2倍に変化したために、クリップレベルもそれだけ大とする必要があるからである。なお、図8にはπ/4位相回転した場合に、√2だけレベル変化することを示しており、三平方の定理により求めることができる。
次に、位相回転部14により信号位相が−π/8回転される。この位相回転部14は、図4に示す如く、加算器141,142、乗算器143,144、符号反転器145よりなる周知の構成である。I信号と係数(nビット)とが乗算器143で乗算され、その乗算出力の下位nビットが切捨てられて符号反転され、加算器142にてQ信号と加算され、Q信号となる。また、Q信号と係数とが乗算器144で乗算され、その乗算出力の下位nビットが切捨てられて、加算器14でI信号と加算され、I信号となる。この−π/8位相回転により、信号振幅は√{2×(2−√2)}倍に変化する。
この位相回転部14の出力は方形クリップ回路15へ入力されるが、このときのクリップレベルRL2は、位相回転部14の上記振幅変化を考慮して、
RL2=RL1×√{2×(2−√2)}
=RL0×√2×√{2×(2−√2)}
=RL×2×√(2−√2)
となり、外部設定される。なお、図9には、π/8位相回転した場合に、√2×√(2−√2)、すなわち√{2×(2−√2)}だけレベル変化することを示している。
次に、位相回転部16により信号位相が−π/4回転される。この位相回転部16は、図5に示す如く、加算器161,162及び符号反転器163からなる周知の構成である。I信号とQ信号とは加算器161で加算されてI信号となり、I信号の符号反転信号とQ信号とが加算器162で加算されてQ信号となる。この−π/4位相回転により、信号振幅は√2倍に変化することは、先の位相回転部12と同様である。
この位相回転部16の出力は方形クリップ回路17へ入力されるが、このときのクリップレベルRL3は、位相回転部16の振幅変化を考慮して、
RL3=RL2×√2
=RL×2√2×√(2−√2)
となり、外部設定される。
この方形クリップ回路17の出力は位相回転部18へ入力されて+π/8だけ位相回転される。この位相回転部18は、図6に示す如く、加算器181,182、乗算器183,184、符号反転器185によりなる周知の構成である。I信号は乗算器183により係数(nビット)を乗算され、その乗算出力の下位nビットが切捨てられて、加算器182でQ信号と加算されQ信号となる。また、Q信号は乗算器184により係数と乗算されその乗算出力の下位nビットが切捨てられて符号反転され、加算器181にてI信号と加算されI信号となる。
この−π/4πに位相回転により振幅は、√{2×(2−√2)}倍に変化する。なお、この図6及び先の図4における係数nの値を制御することにより、位相回転量の制御が可能であるが、本例では、±π/8であるので、それに対応する固定の係数値が入力される。
最後に、振幅調整部19において、方形クリッピングや位相回転により、実際の振幅値より小となった振幅値が元の入力信号レベルに戻される。図7はこの振幅調整部19の構成例であり、乗算器191,192よりなっている。I信号は係数(nビット)と乗算器191で乗算されI信号となり、Q信号は係数と乗算器192で乗算されQ信号となる。このときの振幅調整は、(2+√2)/8倍となる。
以上が本発明による16角形クリッピング回路であり、図9は、I/Q座標上における本クリッピング回路のクリップレベルRLとクリップ処理との関係を示す図である。最も内側に描かれている正方形10は、対角線がクリップレベルRLに等しく、その一辺が|RI|+|RQ|=RLとなっており、この正方形の内側部分がクリップ処理を通らない部分、すなわち図1におけるタイミング調整器6を経た信号レベルである。その外側の16角形20が、本発明による図1の16角形クリップ回路1のクリップレベルの境界を示し、その外側の30で示す領域が振幅制限を受ける部分であり、正方形10と16角形20との間の領域は、クリップ処理回路は通るが振幅制限されない部分である。
この様に、図2に示した一連の処理回路を通すことにより、16角形クリッピングが可能となり、円形クリッピングとほぼ同等の特性、すなわち位相誤差を極力抑制して変調波のEVMの劣化を防止できることになる。なお、図2の方形クリップ回路の段数及び位相回転部の段数を増減させて、最終段の振幅調整部(振幅スケーリング部)の調整値をそれに応じて変更することにより、多角形クリッピングを実現することができる。
例えば、クリッピング後のベースバンド信号の位相誤差を極力小さくしたい場合には、方形クリップ回路の段数を、例えば倍にし、それに伴って位相回転角度及び振幅調整値を変更制御することにより、32角形クリッピング回路が実現でき、より円形クリッピングに近づけることが可能となるのである。
また、図1においては、セレクタ7を回路の出力に設けて、比較器4の出力に応じて、タイミング調整器6の出力か16角形クリップ回路1の出力かを選択しているが、セレクタ7を入力段に設けて、比較器4の出力に応じて、タイミング調整器6へ入力するか16角形クリッピング回路1へ入力するかを選択するようにしても良いことは明らかである。
本発明の実施の形態を示すブロック図である。 図1の16角形クリップ回路1の機能ブロック図である。 図2の位相回転部12の回転図である。 図2の位相回転部14の回路図である。 図2の位相回転部16の回路図である。 図2の位相回転部18の回路図である。 図2の振幅調整部19の回路図である。 位相回転時におけるクリップレベル(RL)の変化を説明する図であり、(1)はπ/4位相回転の場合、(2)はπ/8位相回転の場合である。 本発明による16角形クリッピングのIQ座標上でのクリップレベルを示す図である。 (a)は方形クリッピングの場合の位相誤差の発生を示し、(b)は円形クリッピングの場合の例を示す図である。
符号の説明
1 16角形クリップ回路
2 絶対値化回路
3 I/Q加算器
4 比較器
6 タイミング調整器
7 セレクタ
8 アンドゲート
11,13,15,17 方形クリップ回路
12,14,16,18 位相回転部
19 振幅調整(スケーリング)部

Claims (6)

  1. 無線送信装置における電力増幅器へ供給される直交ベースバンド信号の振幅制限をなすクリッピング回路であって、方形クリップ手段と位相回転手段との直列構成を複数段従属接続して、多角形クリッピング手段を構成したことを特徴とするクリッピング回路。
  2. 方形クリップ手段及び前記位相回転手段による信号振幅の変化を補償調整するための振幅調整手段を更に含むことを特徴とする請求項1記載のクリッピング回路。
  3. 前記方形クリップ手段と前記位相回転手段との直列構成がn段(nは2以上の整数)従属接続されており、初段の方形クリップ手段のクリップレベルは予め定められた所定クリップレベルに設定されており、2段目以降の方形クリップ手段のクリップレベルは、前段の位相回転手段の位相回転量に応じた振幅変化量に対応した補正量を、前記所定クリップレベルに対して乗算した値に設定されていることを特徴とする請求項1または2記載のクリッピング回路。
  4. 前記直交ベースバンド信号の振幅値が予め定められた所定クリップレベルより大なる場合に、前記直交ベースバンド信号が前記多角形クリッピンク手段による処理を受けるよう制御する制御手段を、更に含むことを特徴とする請求項1〜3いずれか記載のクリッピング回路。
  5. 前記制御手段は、前記直交ベースバンド信号の振幅値が前記所定クリップレベル以下の場合には、前記直交ベースバンド信号に対して、前記多角形クリッピンク手段の処理時間に相当する時間だけ調整して出力するようにしたことを特徴とする請求項4記載のクリッピング回路。
  6. 請求項1〜5いずれか記載のクリッピング回路を含むことを特徴とする無線送信装置。
JP2005515295A 2003-11-05 2004-11-04 クリッピング回路及びそれを用いた無線送信装置 Expired - Fee Related JP4244992B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003375071 2003-11-05
JP2003375071 2003-11-05
PCT/JP2004/016299 WO2005046154A1 (ja) 2003-11-05 2004-11-04 クリッピング回路及びそれを用いた無線送信装置

Publications (2)

Publication Number Publication Date
JPWO2005046154A1 true JPWO2005046154A1 (ja) 2007-05-24
JP4244992B2 JP4244992B2 (ja) 2009-03-25

Family

ID=34567056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005515295A Expired - Fee Related JP4244992B2 (ja) 2003-11-05 2004-11-04 クリッピング回路及びそれを用いた無線送信装置

Country Status (5)

Country Link
US (1) US7395034B2 (ja)
EP (1) EP1686751A4 (ja)
JP (1) JP4244992B2 (ja)
CN (1) CN100556016C (ja)
WO (1) WO2005046154A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674918B1 (ko) * 2004-11-05 2007-01-26 삼성전자주식회사 Mcm 신호 수신 시스템에서의 임펄스 잡음 제거 회로
KR100705443B1 (ko) * 2004-12-11 2007-04-09 한국전자통신연구원 직교주파수 분할 다중 접속 시스템의 송신기용 디지털클리핑 방법
JP2006270874A (ja) * 2005-03-25 2006-10-05 Nec Corp 電力クリッピング回路
US8280420B2 (en) * 2006-04-03 2012-10-02 Qualcomm Incorporated Multi-level saturation
JP2007295411A (ja) * 2006-04-26 2007-11-08 Nec Corp 電力クリッピング回路
JP2008085460A (ja) * 2006-09-26 2008-04-10 Nec Corp 電力クリッピング回路
US8275319B2 (en) * 2009-03-11 2012-09-25 Broadcom Corporation Processing of multi-carrier signals before power amplifier amplification
US9985811B2 (en) * 2016-09-23 2018-05-29 Intel IP Corporation PAPR reduction for IQ RFDAC
WO2019005007A1 (en) * 2017-06-27 2019-01-03 Intel Corporation REDUCING POWER RATIO TO MEDIUM FOR IQ TRANSMITTERS

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3686489A (en) * 1970-08-27 1972-08-22 Hobrough Ltd Digital slope limiter
JP2541539B2 (ja) 1987-02-13 1996-10-09 日本電気株式会社 図形処理装置
JP2001069184A (ja) 1999-08-31 2001-03-16 Matsushita Electric Ind Co Ltd リミッタ方法およびリミッタ装置
GB2377141B (en) * 2001-06-29 2005-03-23 Nokia Corp A transmitter
JP2003168931A (ja) 2001-12-04 2003-06-13 Nec Corp 歪補償回路

Also Published As

Publication number Publication date
CN100556016C (zh) 2009-10-28
US7395034B2 (en) 2008-07-01
US20070087705A1 (en) 2007-04-19
CN1875595A (zh) 2006-12-06
EP1686751A1 (en) 2006-08-02
WO2005046154A1 (ja) 2005-05-19
JP4244992B2 (ja) 2009-03-25
EP1686751A4 (en) 2010-01-13

Similar Documents

Publication Publication Date Title
JP4558741B2 (ja) 送信機
RU2275749C2 (ru) Способ и устройство вращения фазы модулированного сигнала
JP4619827B2 (ja) 歪補償装置
US8265196B2 (en) Noise injection circuit and method for signal processing
JP4244992B2 (ja) クリッピング回路及びそれを用いた無線送信装置
JP2003188656A (ja) 歪補償回路
US7864874B2 (en) OFDM communications system employing crest factor reduction with ISI control
JP2002044054A (ja) リミッタ回路付きキャリア合成送信回路
EP3804128A1 (en) Mitigation of intermodulation distortion
JP3567148B2 (ja) 歪み補償装置
US7471938B2 (en) Power clipping circuit and power clipping method
US20200177138A1 (en) Crest factor reduction in power amplifier circuits
US20110121899A1 (en) Power amplifier, non-linear distortion correcting method of power amplifier and radio communication device
JP2017011390A (ja) 無線装置及び無線送信方法
JP2007306346A (ja) 電力制限回路
US7586995B1 (en) Peak windowing for crest factor reduction
JP3585808B2 (ja) 多重通信システム
JP2008085460A (ja) 電力クリッピング回路
JP2005252509A (ja) マルチキャリア伝送用非線形歪補償回路
JP2006502682A (ja) 独立の位相及び振幅変調器を用いる送信の送信機及び方法
JP2003174370A (ja) 非線形補償回路と基地局装置および送信電力クリップ方法
JP2007295411A (ja) 電力クリッピング回路
KR101098665B1 (ko) 송신 장치
US7450539B1 (en) Power regulation for a multi-carrier communication system
JPH1188257A (ja) ピーク制御装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081216

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081229

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120116

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130116

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees