JPWO2003073627A1 - 高周波電力増幅回路および通信用電子部品 - Google Patents

Abstract

位相変調された高周波信号を高周波電力増幅回路により増幅して出力する第１の動作モード（ＧＳＭモード）および位相変調と振幅変調がなされた高周波信号を高周波電力増幅回路により増幅して出力する第２の動作モード（ＥＤＧＥモード）を有する無線通信システムにおいて、前記第１の動作モードと第２の動作モードのいずれにおいても、高周波電力増幅回路には振幅および周波数が固定された高周波信号を入力させ、要求出力レベル（Ｖａｐｃ）と検出された出力レベル（ＶＳＮＳ）とに基づいて出力制御信号を生成する制御回路からの出力制御信号で前記高周波電力増幅回路の各増幅段のバイアス状態を制御して要求出力レベルに応じた信号増幅を行なわせるようにしたものである。

Description

技術分野
本発明は、電界効果トランジスタからなる電力増幅用素子により入力高周波信号を増幅して出力する高周波電力増幅回路およびこの高周波電力増幅回路を組み込んだ携帯電話機等の無線通信装置に適用して有効な技術に関し、特に高周波電力増幅回路を構成する電力増幅ＦＥＴ（電界効果トランジスタ）を飽和領域で動作させるモードと非飽和領域でリニア動作させるモードを有する無線通信装置において、それぞれの動作モードに応じて最適なバイアス条件で動作させるとともに出力電力のフィードバック制御に必要な出力レベルの検出を電流検出方式で正確に行なえるようにする技術に関する。
背景技術
従来、携帯電話機等の無線通信装置（移動体通信装置）の方式の一つに欧州で採用されているＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）と呼ばれる方式がある。このＧＳＭ方式は、変調方式に搬送波の位相を送信データに応じてシフトするＧＭＳＫ（Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）と呼ばれる位相変調方式が用いられている。
一般に、無線通信装置における送信側出力部には、高周波電力増幅回路が組み込まれており、従来のＧＳＭ方式の無線通信装置には、送信出力を検出する検出器からの信号とベースバンドＬＳＩからの送信要求レベルに基づいて送信出力の制御信号を生成するＡＰＣ（Ａｕｔｏｍａｔｉｃ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）回路と呼ばれる回路から出力される制御電圧によって通話に必要な出力電力となるように、高周波電力増幅回路のバイアス電圧を制御する構成が採用されているものがある。
ところで、近年の携帯電話機においては、音声信号の通信はＧＭＳＫ変調で行ない、データ通信は８−ＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調で行なうデュアルモードの通信機能を有するＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＭＳ Ｅｖｏｌｕｔｉｏｎ）方式が提案されている。８−ＰＳＫ変調はＧＭＳＫ変調における搬送波の位相シフトにさらに振幅シフトを加えたような変調であり、１シンボル当たり１ビットの情報を送るＧＭＳＫ変調に対し、８−ＰＳＫ変調では１シンボル当たり３ビットの情報を送ることができるため、ＥＤＧＥ方式はＧＳＭ方式に比べて高い伝送レートによる通信を行なうことができる。
ＧＳＭ方式の通信システムでは位相変調された信号を要求出力レベルに応じて増幅して出力すれば良いので高周波電力増幅回路を飽和領域で動作させることができるが、ＥＤＧＥ方式による送受信が可能な無線通信システムでは、振幅制御を行なう必要があるため高周波電力増幅回路を非飽和領域で線形動作させなければならない。
ＧＳＭ方式とＥＤＧＥ方式の両方に対応可能な通信システムにおける高周波電力増幅回路の駆動方法としては、ＧＭＳＫ変調を行なうＧＳＭモードでは入力信号の振幅を固定してバイアス回路で出力パワーＦＥＴのゲートバイアス電圧を要求出力レベルに応じて制御し、８−ＰＳＫ変調を行なうＥＤＧＥモードでは出力パワーＦＥＴのゲートバイアス電圧を固定して入力信号の振幅を変化させて出力電力を制御する方法が考えられる。
しかるに、かかる方法ではＥＤＧＥモードにおいて入力信号の振幅を変化させるための可変利得アンプとそれを制御する回路が別途必要になって、回路規模が増大してしまう（図２参照）。しかも、小出力時における変調精度および電力付加効率を向上させるには、可変利得アンプと高周波電力増幅回路のバイアス電圧を同時に制御する必要があるため、制御系が複雑になるという課題がある。
また、ゲートバイアス電圧固定方式では、上記高周波電力増幅回路を線形動作させる必要があるＥＤＧＥモードにおいて良好な線形特性を得るには、出力パワーＦＥＴのバイアス電圧としてＧＳＭモードに比べて相対的に高い利得となるような電圧を設定してアイドル電流を多く流す必要があるが、そのようにすると入力信号のレベルが小さい時のゲインが大きくなりすぎ、ノイズ成分をも増幅してしまうため、送信周波数から約２０ＭＨｚ以上離れた受信周波数帯への信号の漏れ量（ノイズ）が大きくなるという課題がある。
さらに、無線通信システムでは高周波電力増幅回路の出力電力を制御回路（ベースバンド回路等）からの出力要求レベルに応じて制御するため、高周波電力増幅回路もしくはアンテナの出力レベルを検出して帰還をかけることが行なわれており、従来は一般にカプラと検波回路を使用して出力レベルを検出している。しかし、高周波電力増幅回路が形成された半導体チップ上に高周波電力増幅回路の出力電流から出力レベルの変化を検出する方が回路規模を小さくできるので、本発明者等はかかる電流センス方式について検討を行なった。
その結果、ゲートバイアス電圧を固定して入力信号の振幅を変化させて出力電力を制御する方法では、特に小出力時においてＤＣバイアス成分に比べ高周波電力増幅回路の出力電流変化が小さいため電流センス方式による出力レベルの検出感度が不充分となり、正確な出力制御が行なえないとともに、温度変動や電源電圧変動により検出レベルが変化しやすいという課題があることが明らかとなった。
本発明の目的は、位相変調と振幅変調を必要とする無線通信システムにおいて、出力要求レベルに応じて入力信号の振幅を変化させるための専用の増幅回路を不要にし、回路規模を小さくすることができる高周波電力増幅回路およびそれを有する通信用電子部品（モジュール）を提供することにある。
また、本発明の他の目的は、位相変調と振幅変調を必要とする無線通信システムにおいて、高周波電力増幅回路を線形動作させるときのゲインを小さくして、受信周波数帯への信号の漏れ量を低減することができる高周波電力増幅回路およびそれを有する通信用電子部品を提供することにある。
本発明のさらに他の目的は、位相変調と振幅変調を必要とする無線通信システムにおいて、フィードバック制御に必要な出力レベルの検出を電流検出方式で行なうことができ、しかも小出力時においても充分な検出感度を保証して、正確な出力制御が行なうことができる高周波電力増幅回路およびそれを有する通信用電子部品を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、本出願の第１の発明は、位相変調された高周波信号を高周波電力増幅回路により増幅して出力する第１の動作モードおよび位相変調と振幅変調がなされた高周波信号を高周波電力増幅回路により増幅して出力する第２の動作モードを有する無線通信システムにおいて、前記第１の動作モードと第２の動作モードのいずれにおいても、高周波電力増幅回路には振幅および周波数が固定された高周波信号を入力させ、要求出力レベルと検出された出力レベルとに基づいて出力制御信号を生成する制御回路からの出力制御信号で前記高周波電力増幅回路の各増幅段のバイアス状態を制御して要求出力レベルに応じた信号増幅を行なわせるようにしたものである。これにより、第１の動作モードおよび第２の動作モードのいずれにおいても、高周波電力増幅回路の前段に可変利得アンプを設けることなく同一の制御系で出力レベル制御を行なうことができ、システムを簡略化することができる。
また、本出願の第２の発明は、高周波電力増幅回路の線形動作が必要な無線通信システムにおいて、高周波電力増幅回路の初段の増幅器をデュアルゲートのＦＥＴもしくは２個の直列形態のＦＥＴで構成し、該ＦＥＴの第１のゲート端子に増幅すべき高周波信号を入力するとともに第１のバイアス電圧を与え、第２のゲート端子には前記第１のバイアス電圧よりも高い第２のバイアス電圧を与えるように構成するとともに、第１のバイアス電圧で初段の増幅器に線形特性を与え得るようなバイアス状態を作り出し、第２のバイアス電圧で初段の増幅器の利得を抑えるようにしたものである。これにより、高周波電力増幅回路を線形動作させるときのゲインを小さくして、受信周波数帯への信号の漏れ量を低減することができる。
さらに、本出願の第３の発明は、要求出力レベルと出力検出手段により検出された出力レベルとに基づいて出力の制御を行なう無線通信システムにおいて、高周波電力増幅回路の最終段の増幅器の入力電圧を受けるトランジスタと、該トランジスタの電流を転写するカレントミラー回路と、該カレントミラー回路により転写された電流を電圧に変換する抵抗とからなる出力検出手段を設けるようにしたものである。これにより、フィードバック制御に必要な出力レベルの検出を電流検出方式で行なうことができるとともに、小出力時においても充分な検出感度を保証して、正確な出力制御が行なうことができる
発明を実施するため最良の形態
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明を適用したＥＤＧＥ方式の無線通信が可能なシステムの送信系回路の構成を示す。図１において、１００はＧＳＭシステムにおけるＧＭＳＫ変調やＥＤＧＥシステムにおける８−ＰＳＫ変調を行なうことができる変調回路を有する高周波ＩＣ、２００はアンテナＡＮＴを駆動して送信を行なう高周波電力増幅回路（以下、パワーアンプと称する）２１０や送信電力を検出するための出力検出回路２２０などを含むパワーモジュール、３００は送信データ（ベースバンド信号）に基づいてＩ／Ｑ信号を生成したり高周波ＩＣ１００の制御信号を生成する半導体集積回路からなるベースバンド回路（以下、ベースバンドＬＳＩ）、４００はパワーモジュール２００の送信出力端子に接続されてインピーダンスの整合を行なうインピーダンス整合回路やフィルタ、送受信切替えスイッチなどを含むフロントエンド・モジュール、５００はパワーモジュール２００内の出力検出回路２２０からの検出信号と高周波ＩＣ１００からの出力レベル指示信号ＰＬＳとを比較してパワーモジュール２００の出力電力が出力レベル指示信号ＰＬＳに応じたレベルとなるようにパワーアンプ２１０に対する出力制御電圧Ｖａｐｃを生成する出力制御回路である。
出力レベル指示信号ＰＬＳは、ベースバンドＬＳＩ３００からの指示で高周波ＩＣ１００において生成される信号で、通信相手である基地局から近い時は指示レベルが小さく基地局から遠い時は指示レベルが大きくされる。なお、ベースバンドＬＳＩ３００においては、予め高周波ＩＣ１００とパワーモジュール２００の特性を調べて、所望の出力レベルの信号をパワーモジュール２００から出力させるのに必要な出力レベル指示信号ＰＬＳと要求出力レベルとの関係を表わすテーブル形式のデータを作成して内部の不揮発性メモリ等に記憶しておいて、基地局との間の送受信で得られた要求出力レベルに応じた出力レベル指示信号ＰＬＳを上記テーブルを参照して出力するようにされる。高周波ＩＣ１００が特性バラツキを補正する補正回路を有する場合にはその補正データをベースバンドＬＳＩ３００内部の不揮発性メモリに記憶しておくようにしても良い。
高周波ＩＣ１００は、パワーモジュール２００に対し上記出力レベル指示信号ＰＬＳの他に、送信起動信号ＴＸＯＮを出力する。この送信起動信号ＴＸＯＮの出力もベースバンドＬＳＩ３００から指示で行なわれる。送信起動信号ＴＸＯＮはベースバンドＬＳＩ３００からパワーモジュール２００に直接与えることも可能である。
図１において、４１０は受信信号から不要波を除去するフィルタ、４２０は受信信号を増幅して高周波ＩＣ１００に供給するロウノイズアンプである。特に制限されるものでないが、この実施例の高周波ＩＣ１００は、送信用の変調回路の他に、受信信号を中間周波数の信号にダウンコンバートするミクサ、高ゲインのプログラマブル・ゲインアンプなどからなる受信系回路も含んで構成されている。上記ロウノイズアンプ４２０は、高周波ＩＣ１００に内蔵させることも可能である。
本実施例のシステムにおいては、高周波ＩＣ１００はＧＳＭ方式に従ってＧＭＳＫ変調した信号を送信する機能とＥＤＧＥ方式に従って８−ＰＳＫ変調した信号を送信する機能とを有するように構成される。ＧＳＭ方式に従った送信をするのかＥＤＧＥ方式に従った送信をするのかは、ベースバンドＬＳＩ３００によって指示される。ＧＳＭ方式に従った送信の場合（以下、ＧＳＭモードと称する）には、高周波ＩＣ１００においては送信したい情報に従って搬送波を位相変調するＧＭＳＫ変調が行なわれ、位相変調された送信信号φＴＸが高周波信号Ｐｉｎとしてパワーモジュール２００に入力される。
一方、ＥＤＧＥ方式に従った送信の場合（以下、ＥＤＧＥモードと称する）には、高周波ＩＣ１００において送信したい情報に従って搬送波に対し位相シフトと振幅シフトを行なう８−ＰＳＫ変調が行なわれ、位相振幅変調された信号がパワーモジュール２００に入力される。
図２には、本発明に先立って検討したシステム構成例が示されている。このシステムは、従来の一般的なＧＳＭシステムを応用することでＥＤＧＥ方式に対応した送信を行なえるようにしたシステムであり、パワーアンプ（ＰＡ）２１０の前段に振幅制御（出力レベル制御）を行なうための可変利得アンプ（ＡＧＣ）２３０が設けられている。出力検出手段としては電流センス方式の出力検出回路を採用することを検討したが、ＧＳＭで使用されているパワーアンプをそのまま適用すると出力レベルが小さい領域で検出感度が足りなくなるため、検討システムでは従来のＧＳＭシステムと同様に、パワーアンプの出力線上に設けられたカプラ６１０と、検波器および増幅回路からなる出力検出回路６２０を使用することとした。なお、図２では送信系の回路とベースバンド回路は図示を省略している。
表１には、図１の実施例システムにおけるパワーアンプ２１０への入力信号Ｐｉｎおよび出力制御電圧Ｖａｐｃの設定方式と、図２の検討システムにおけるパワーアンプ２１０への入力信号Ｐｉｎおよび出力制御電圧Ｖａｐｃの設定方式とを示す。

表１を参照すると分かるように、図２のシステムも本実施例のシステムも、ＧＳＭモードでは入力信号Ｐｉｎとして周波数と振幅を固定したものを入力し、出力制御電圧Ｖａｐｃによって出力電力を制御（変化）するようにしている。
一方、ＥＤＧＥモードの場合には、図２のシステムでは入力信号Ｐｉｎとして振幅を可変利得アンプ（ＡＧＣ）２３０で可変したものを入力し、出力制御電圧Ｖａｐｃは一定にしている。このような制御は、バイアス制御回路５００から出力される制御電圧Ｖａｐｃの供給先をパワーアンプ（ＰＡ）２１０から可変利得アンプ２３０に切り替えるスイッチを設け、制御電圧Ｖａｐｃで可変利得アンプ２３０の利得を制御して出力信号（パワーアンプ２１０への入力信号Ｐｉｎ）の振幅を制御することにより可能である。
本実施例システムでは、表１に示されているように、ＥＤＧＥモードの場合にも、入力信号Ｐｉｎとして周波数と振幅を固定したものを入力し、出力電力は出力制御電圧Ｖａｐｃによって制御（変化）するようにしている。これによって、ＧＳＭモードにおいてもＥＤＧＥモードにおいても同一の制御系回路で高周波電力増幅回路を制御できるとともに、振幅制御のための可変利得アンプが不要になるため、システム構成を簡略化することができ、分品点数を減少もしくは回路を半導体集積回路化する場合にはチップサイズを低減することができる。なお、このような同一の制御系回路による制御は、以下に説明するように、パワーアンプ２１０の回路を工夫することによって可能とされる。
図３には、本実施例におけるパワーモジュール２００の具体的な回路例が示されている。パワーモジュール２００は入力高周波信号Ｐｉｎを増幅する電力増幅ＦＥＴを含む高周波電力増幅回路２１０と、該高周波電力増幅回路２１０の出力電力を検出する出力検出回路２２０と、前記高周波電力増幅回路２１０の各段の電力増幅ＦＥＴに流すアイドル電流を制御するバイアス制御回路２３０とからなる。
特に制限されるものでないが、この実施例の高周波電力増幅回路２１０は、３個の電力増幅ＦＥＴ２１１、２１２、２１３を備え、このうち後段のＦＥＴ２１２，２１３はそれぞれ前段のＦＥＴ２１１，２１２のドレイン端子にゲート端子が接続され、全体で３段の増幅回路として構成されている。また、各段のＦＥＴ２１１，２１２，２１３のゲート端子には、カレントミラー回路を構成するＭＯＳＦＥＴ２１４，２１５，２１６のゲート端子が接続されている。そして、バイアス制御回路２３０から供給される制御電流Ｉｃ１，Ｉｃ２，Ｉｃ３をカレントミラーＭＯＳＦＥＴ２１４，２１５，２１６に流すことによって、これらの電流と同一もしくは比例したアイドル電流Ｉ ＩＤＬＥ１，Ｉ ＩＤＬＥ２，Ｉ ＩＤＬＥ３を各ＦＥＴ２１１，２１２，２１３に流すようにされている。なお、バイアス制御回路２３０とカレントミラー回路を構成するＭＯＳＦＥＴ２１４，２１５，２１６を合わせたものをバイアス回路と見ることもできる。
さらに、各段のＦＥＴ２１１，２１２，２１３のドレイン端子にはそれぞれインダクタンス素子Ｌ１，Ｌ２，Ｌ３を介して電源電圧Ｖｄｄが印加されている。そして、初段のＦＥＴ２１１のゲート端子に容量素子Ｃ１を介して高周波信号Ｐｉｎが入力され、最終段のＦＥＴ２１３のドレイン端子が容量素子Ｃ１０を介して出力端子ＯＵＴに接続されており、高周波入力信号Ｐｉｎの直流成分をカットし交流成分を増幅した信号Ｐｏｕｔを出力する。そして、このときの出力レベルがバイアス制御回路２３０からの制御電流Ｉｃ１，Ｉｃ２，Ｉｃ３によって制御される。
この実施例においては、初段のＦＥＴ２１１とこれとカレントミラー回路をなすＭＯＳＦＥＴ２１４としては、１つのチャネルに対応して２つのゲート電極を有するいわゆるデュアルゲートＭＯＳＦＥＴがそれぞれ使用されている。また、カレントミラーＭＯＳＦＥＴ２１４と直列に抵抗ＲｅまたはＲｇが接続されており、この抵抗ＲｅまたはＲｇの両端の電圧がそれぞれ初段のパワーＦＥＴ２１１の第１のゲートと第２のゲートに印加され、パワーＦＥＴ２１１には制御電流Ｉｃ１と同一もしくは比例したアイドル電流Ｉ ＩＤＬＥ１が流される。そして、このようにしてアイドル電流Ｉ ＩＤＬＥ１が流されるＦＥＴ２１１の第１ゲート端子に高周波信号Ｐｉｎが入力されている。
なお、本実施例では、プロセスとの関係でデュアルゲートのＭＯＳＦＥＴを使用するとしたが、回路動作上は例えば図６に示されているように、２つのＭＯＳＦＥＴ２１１ａ，２１１ｂが直列に接続されているものと同様であるので、そのような構成としてもよい。
バイアス制御回路２３０は、高周波ＩＣ１００（またはベースバンドＬＳＩ３００）から供給される起動制御信号ＴＸＯＮにより動作を開始し、各段のＦＥＴ２１１，２１２，２１３をバイアスするために、高周波ＩＣ１００（またはベースバンドＬＳＩ３００）から供給されるＧＳＭモードかＥＤＧＥモードかを示すモード指示信号ＭＯＤＥに応じて、ＥＤＧＥモードのときは制御電流Ｉｃ１，Ｉｃ２，Ｉｃ３を、またＧＳＭモードのときは制御電流Ｉｃ１’，Ｉｃ２’，Ｉｃ３’（Ｉｃ１’＞Ｉｃ１，Ｉｃ２’＞Ｉｃ２，Ｉｃ３’＞Ｉｃ３）を生成し出力する。図４には、出力制御電圧Ｖａｐｃに応じて出力電力制御回路５００から出力される制御電流Ｉｃ１，Ｉｃ１’（Ｉｃ２，Ｉｃ３もほぼ同様）と出力制御電圧Ｖａｐｃとの関係を示す。図４において、実線はＥＤＧＥモードで流される電流Ｉｃ１を、破線はＧＳＭモードで流される電流Ｉｃ１’を示す。
また、バイアス制御回路２３０と初段パワーＦＥＴ２１１との間には、スイッチ２４０と抵抗Ｒｅ，Ｒｇが設けられており、ＥＤＧＥモードのときは制御電流Ｉｃ１が抵抗Ｒｅを介して、またＧＳＭモードのときは制御電流Ｉｃ１’が抵抗Ｒｇを介して供給される。抵抗Ｒｅ，ＲｇはＲｇ＞Ｒｅの関係にように抵抗値が設定されることにより、ＥＤＧＥモードにおける第１ゲートの入力信号に対する初段ＦＥＴ２１１の線形特性が良好になるようにされる。また、初段ＦＥＴ２１１の第２ゲートには、第１ゲートのバイアス電圧Ｖｇ１よりも抵抗ＲｅまたはＲｇの端子間電位差分だけ常に高いバイアス電圧Ｖｃｇが印加される。
図５には初段アンプのカレントミラーに制御電流Ｉｃ１が流されたときにＦＥＴ２１１の第１ゲートに印加される電圧Ｖｇ１と第２ゲートに印加される電圧Ｖｃｇに印加される電圧の変化を示す。図４と同様に実線がＥＤＧＥモードで印加されるゲート電圧を、破線がＧＳＭモードで印加されるゲート電圧を示す。
本実施例においては、初段のＦＥＴ２１１をデュアルゲートＭＯＳＦＥＴで構成し第１ゲートに高周波信号Ｐｉｎを入力し第１ゲートと第２ゲートに出力制御電圧Ｖａｐｃに応じたバイアス電圧Ｖｇ１，Ｖｃｇを印加しているため、一定の高周波信号Ｐｉｎを入力するという条件の下では、通常のシングルゲートのパワーＦＥＴのゲート端子に高周波信号Ｐｉｎと出力制御電圧Ｖａｐｃに応じたバイアス電圧を印加する場合に比べてＦＥＴの利得を抑えることができる。
これは、以下のような理由によるものと考えられる。すなわち、送信用発振器などからある大きさの高周波信号ＰｉｎがパワーＦＥＴ２１１のゲートに入力されている場合、出力要求レベルが小さいときには入力信号を減衰させる必要があるが、この減衰をＦＥＴのドレイン電圧を固定しゲートバイアス電圧Ｖｇ１の制御のみで行なおうとすると、ＦＥＴのバイアス状態が大きく変化して信号に歪みを生じさせてしまう。しかし、パワーＦＥＴ２１１をデュアルゲートのＦＥＴで構成して、第１ゲートの電圧を下げるのと同時に第２ゲートの電圧を下げるようにしてやれば、ＦＥＴのゲインを下げることができる。これは、図６のような縦積みのＦＥＴ２１１ａ，２１１ｂで考えると理解し易い。図６の回路で、ＦＥＴ２１１ａのゲートバイアス電圧Ｖｇ１を下げるのと同時にＦＥＴ２１１ｂのゲート電圧ＶｃｇでＦＥＴ２１１ａのドレイン電圧を下げてやれば、ＦＥＴ２１１ａのゲート・ソース間電圧の変化とほぼ同じ割合でソース・ドレイン間電圧を変化させることができるので、ＦＥＴ２１１ａのバイアス関係をほぼ一定に保ったままＶｇ１が下がることでＦＥＴ２１１ａのゲインを下げることができる。つまり、このように２つのゲートの電圧をうまく制御してやることによって、ＦＥＴの持つＡ級増幅特性すなわちリニアティを劣化させることなくゲインを下げることができるのである。
この実施例では、上記のようにデュアルゲートＭＯＳＦＥＴの第１ゲートのバイアス電圧Ｖｇ１でアイドル電流Ｉ ＩＤＬＥ１を多くして線形特性を向上させる一方、第２ゲートでゲインを抑えるようにしているため、ＥＤＧＥモードにおける初段ＦＥＴ２１１の線形動作の際にパワーアンプの利得が高くなりすぎて受信帯ノイズが仕様を満たさなくなるのを回避することができる。
すなわち、図３の回路における初段ＦＥＴ２１１としてシングルゲートのＦＥＴを使用した場合、線形性確保のためには出力制御電圧Ｖａｐｃをある程度高くしてゲートバイアスを高くする必要があるが、そのようにすると図８に示すように、ＥＤＧＥモードの時のゲイン（■印）はＧＳＭモードの時のゲイン（◆印）に比べてかなり高くなってしまう。しかし、初段ＦＥＴ２１１としてデュアルゲートのＦＥＴを使用することにより、シングルゲートと同じ制御電圧Ｖａｐｃに対して図８に△印で示すように、ＥＤＧＥモードの時のゲインをＧＳＭモードの時のゲインと同レベルまで下げることができる。その結果、上述したように、パワーアンプの利得が高くなりすぎて受信帯ノイズが仕様を満たさなくなるのを回避することができる。
なお、図８は、電源電圧Ｖｄｄを３．５Ｖ、送信周波数を９００ＭＨｚ、出力制御電圧ＶａｐｃはＧＳＭモードのとき１．３Ｖ、ＥＤＧＥモードの時１．６Ｖとし、入力信号Ｐｉｎを変化させて出力電力を制御し同一出力電力（Ｐｏｕｔ）同士で初段ＦＥＴ２１１のゲインを比較したものである。
また、図３の実施例の回路では、図５に実線Ａ，Ｂで示されているように、出力制御電圧Ｖａｐｃが変化される。そして、出力制御電圧Ｖａｐｃが変化しても初段のパワーＦＥＴ２１１は第１ゲートの電圧Ｖｇ１よりも常に第２ゲートの電圧Ｖｃｇの方が高くなるように制御される。これにより、初段のＦＥＴのゲインが下がりすぎるのを回避してＥＶＭ（エラー・ベクトル・マグニチュード）を向上させることができる。つまり、Ｖｇ１＞Ｖｃｇとしても回路は動作するが、そのようにするとＦＥＴ２１１の線形特性が劣化し出力信号が歪んでしまうが、Ｖｃｇ＞Ｖｇ１とすることによりＥＶＭが向上するという利点がある。
なお、実施例では初段アンプのカレントミラー回路に供給される電流Ｉｃ１が流される抵抗ＲｅまたはＲｇの両端の電圧をそれぞれＦＥＴ２１１の第１ゲートと第２ゲートに印加しているため、常にＶｃｇ＞Ｖｇ１の関係が成り立つが、同様の関係の電圧であれば別個に形成された電圧をＦＥＴ２１１の第１ゲートと第２ゲートに印加するようにしてもよい。なお、Ｖｃｇ＞Ｖｇ１の条件さえ満たせばよいというわけではなく、Ｖｃｇ−Ｖｇ１は例えばＦＥＴのしきい値電圧をＶｔｈとしたときにＶｃｇ−Ｖｇ１＜１．２Ｖｔｈの関係が成り立つ範囲で制御するのが望ましい。
図６に示されている回路は、デュアルゲートのＦＥＴの代わりに縦積みの２個のＦＥＴ２１１ａ，２１１ｂおよび２１４ａ，２１４ｂを使用した回路の例である。また、図６の回路においては、カレントミラーＦＥＴ２１４ａによって制御電流Ｉｃ１に比例したアイドル電流Ｉ ＩＤＬＥ１が初段の電力増幅用ＦＥＴ２１１ａに流されるとともに、ＦＥＴ２１１ａのドレイン側のＦＥＴ２１１ｂのゲート端子には出力制御電圧Ｖａｐｃが印加されている。これによって、ＦＥＴ２１１ｂのゲートにはＶｃｇとして図７の実線Ａ’で示すような電圧が、またＦＥＴ２１１ａのゲート端子にはＶｇ１として破線Ｂ’で示すような電圧が印加される。
図６の回路においては、Ｖｃｇ＜Ｖｇ１になると、図９に◆印で示されているようにＦＥＴ２１１ａ，２１１ｂのドレイン電流Ｉ ＩＤＬＥ１が抑え込まれてしまうため、出力信号の歪みが大きくなりＥＶＭが劣化してしまうが、Ｖｃｇ＞Ｖｇ１の関係が成り立つ鎖線Ｅで示すような範囲で図６の初段アンプを動作させることによって、図９に□印で示されているようにＦＥＴ２１１ａ，２１１ｂのアイドル電流Ｉ ＩＤＬＥ１を出力制御電圧Ｖａｐｃに比例して変化させることができる。なお、図３の回路においても常にＶｃｇ＞Ｖｇ１の関係が成り立つので、アイドル電流Ｉ ＩＤＬＥ１は出力制御電圧Ｖａｐｃに比例して変化される。
その結果、出力信号の歪みが小さくなりＥＶＭが向上されるようになる。また、初段のＦＥＴ２１１の第２ゲートの電圧Ｖｃｇと第１ゲートの電圧Ｖｇ１が、Ｖｃｇ＞Ｖｇ１の関係が成り立つ範囲で動作されることにより、特に低出力レベルでの最終段のＥＦＴ２１３のドレイン電流の変化率を大きくさせ、以下に述べるように出力電流の検出感度を向上させることができる。
次に、図３の実施例における出力検出回路２２０について説明する。
この実施例の出力検出回路２２０は、最終段の電力増幅ＥＦＴ２１３のゲート電圧と同一の電圧が抵抗Ｒｉを介してゲート端子に印加されるように構成されたＭＯＳＦＥＴ２２１と、電源電圧端子Ｖｄｄ＿ｃｔｒｌとの間に前記ＭＯＳＦＥＴ２２１と直列に接続されたインダクタンス素子Ｌ４およびＭＯＳＦＥＴ２２２と、該ＭＯＳＦＥＴ２２２と並列に設けられたＭＯＳＦＥＴ２２３と、該ＭＯＳＦＥＴ２２３と直列に接続された電流−電圧変換用の抵抗Ｒｓと、前記ＭＯＳＦＥＴ２２１のゲート端子と接地点との間に接続された入力インピーダンス整合用容量素子Ｃｉとからなる。
上記ＭＯＳＦＥＴ２２２はゲートとドレインが結合され、ＭＯＳＦＥＴ２２３はＭＯＳＦＥＴ２２２とゲートが共通に接続されることによりカレントミラー回路を構成している。なお、出力検出回路２２０に流れる電流を抑えるため、出力検出用のＭＯＳＦＥＴ２２１は最終段の電力増幅ＥＦＴ２１３よりもサイズの小さなものが使用される。
上記出力検出回路２２０は、ＭＯＳＦＥＴ２２１のゲート端子に最終段の電力増幅ＥＦＴ２１３のゲート電圧と同一の電圧が印加されることにより、ＦＥＴ２３１のドレイン電流に比例した電流がＭＯＳＦＥＴ２２１に流れ、この電流がカレントミラー回路により転写されて抵抗Ｒｓに流される。従って、抵抗ＲｓとＭＯＳＦＥＴ２２３との接続ノードＮ１の電圧ＶＳＮＳは最終段の電力増幅ＥＦＴ２１３の電流に比例した電圧となる。本実施例では、この電圧ＶＳＮＳが図１の出力制御回路５００に出力レベルの検出信号としてフィードバックされて、出力制御回路５００はこの検出電圧ＶＳＮＳとベースバンドＬＳＩ３００からの出力要求信号ＰＬＳとを比較してバイアス制御回路２３０に対する出力制御電圧Ｖａｐｃを生成する。
電力増幅回路２００の初段のＦＥＴ２１１がシングルゲートのＦＥＴで構成され、入力信号Ｐｉｎを可変利得アンプ（ＡＧＣ）により出力要求レベルに応じて変化させるようにした図２に示されているようなシステムで図３のＦＥＴ２２１のような出力検出用のＭＯＳＦＥＴを設けた場合には、この検出用ＭＯＳＦＥＴに流れる電流ＩＳＮＳは図１０に破線で示すように、出力Ｐｏｕｔが低レベルの時に変化の少ないほぼ一定の電流になって充分な検出感度を得ることができない。
これに対し、図３の実施例では、パワーアンプの初段のＦＥＴ２１１をデュアルゲートのＦＥＴで構成し、第１ゲートを出力制御電圧Ｖａｐｃに応じてバイアスしかつ第２ゲートの電圧Ｖｃｇと第１ゲートの電圧Ｖｇ１がＶｃｇ＞Ｖｇ１の関係となるように初段のＦＥＴ２１１を動作させて初段のＦＥＴ２１１のゲインを抑えているためその分最終段のゲインを大きくすることができる。そのため、低出力レベルでの最終段のＥＦＴ２１３のドレイン電流の変化率を図２の回路に比べて大きくさせることができる。その結果、出力検出用ＭＯＳＦＥＴ２２１に流れる電流ＩＳＮＳを図１０の実線のように低出力レベルの時にも充分に変化させることができるようになり、これによって出力電流の検出感度を向上させることができる。
また、図３の実施例の出力検出回路２２０ではカレントミラー回路を設けているため、出力検出用の外部端子を１つにすることができる。すなわち、出力検出回路は、最終段の電力増幅ＥＦＴ２１３のゲート電圧と同一の電圧が抵抗Ｒｉを介してゲート端子に印加されるように構成された出力検出用のＭＯＳＦＥＴ２２１と、該ＭＯＳＦＥＴ２２１と直列に接続された電流−電圧変換用の抵抗（Ｒｓ）のみによって構成することも可能であるが、このようにすると電流−電圧変換用の抵抗の両端の電圧を外部に取り出すための端子が２個必要になるのに対し、実施例のようにカレントミラー回路（２２２，２２３）と電流−電圧変換用の抵抗Ｒｓを設け、この抵抗Ｒｓの一方の端子を接地点に接続することにより出力検出用の外部端子を１つにすることができる。
さらに、図３の実施例の出力検出回路２２０では、入力インピーダンス整合用の容量ＣｉをＭＯＳＦＥＴ２２１のゲート端子と接地点との間に設けているため、最終段のＦＥＴ２１３に流れるドレイン電流とＭＯＳＦＥＴ２２１に流れるドレイン電流の相関を向上させることができる。これは、最終段のパワーＦＥＴ２１３の入力電圧と同一の電圧を受けるセンス用ＦＥＴ２２１を含む出力検出回路２２０を設けた場合、この回路の側から電力増幅ＦＥＴ２１３のゲート端子へ入るノイズを抑えるにはＭＯＳＦＥＴ２２１のゲート端子に抵抗Ｒｉを設ける必要があるが、この抵抗Ｒｉを設けることにより出力検出回路２２０の入力インピーダンスが高くなるのを容量Ｃｉを設けることにより抑えることができるためである。
より具体的には、低出力レベルの時はＦＥＴ２１３のゲインは小さいためドレイン電流Ｉｄは図１１に破線で示すように飽和することはないが、高出力レベルになるとＦＥＴ２１３のゲインが大きくなるためドレイン電流Ｉｄは図１１に実線で示すように飽和してしまう。一方、出力検出回路２２０は入力インピーダンスが高いと、入力信号が伝わりにくく検出電流ＩＳＮＳの振幅がＦＥＴ２１３のドレイン電流Ｉｄに比べて小さくなり、電流Ｉｄが飽和するような状態でも出力検出回路２２０の検出電流ＩＳＮＳは飽和しないので、出力電流Ｉｏｕｔと検出電流ＩＳＮＳの相関が崩れてしまう。ところが、出力検出用のＦＥＴ２２１のゲート側に入力インピーダンス整合用の容量Ｃｉを設けると、高周波信号に対する入力インピーダンスが低くなり、入力信号がＦＥＴ２２１のゲートに伝わり易くなってＦＥＴ２１３が飽和動作するときは出力検出用のＦＥＴ２２１も飽和動作するようになる。これによって、ＦＥＴ２１３のドレイン電流Ｉｄと検出電流ＩＳＮＳの相関が良好になり、より精度の高い出力レベル検出が可能になる。
図１２には、出力検出回路２２０の他の実施例を示す。この実施例の出力検出回路２２０は、出力検出用のＦＥＴ２２１とカレントミラー回路を構成するＭＯＳＦＥＴ２２２との間にインダクタンス素子Ｌ４の代わりに抵抗Ｒ４を設けたものである。この抵抗Ｒ４によって出力検出回路２２０の電源電圧依存性を低減させることができる。これは、抵抗Ｒ４がない場合には電源電圧Ｖｄｄ＿ｃｔｒｌが変動するとＦＥＴ２２１に流れる電流も変化してしまうが、抵抗Ｒ４を入れておくと電源電圧Ｖｄｄ＿ｃｔｒｌが変動してもＦＥＴ２２１のドレイン電圧の変動量が小さくされ、結果としてＦＥＴ２２１に流れる電流の変動を小さくできるためである。インダクタンス素子Ｌ４と抵抗Ｒ４の両方を設けるようにしても良い。
なお、図３の実施例において、符号ＭＳ１〜ＭＳ６はそれぞれ高周波電力増幅回路２１０の各段間のインピーダンスの整合をとるためのインダクタンス素子として働くマイクロストリップ線路、ＭＳ７，ＭＳ８は最終段のＦＥＴ２１３と出力端子Ｐｏｕｔとの間のインピーダンスを整合させるマイクロストリップ線路である。図示しないが、この実施例では、上記のような構成の回路が２組設けられ、一方はＧＳＭ用として高周波ＩＣ１００でＧＭＳＫ変調されて信号が入力され、他方はＤＣＳおよびＰＣＳ用として高周波ＩＣ１００で８−ＰＳＫ変調された信号が入力されてデュアルバンドのパワーモジュールとして構成される。
また、特に制限されるものでないが、本実施例では、高周波電力増幅回路２１０を構成する各素子のうち１段目と２段目の電力増幅ＦＥＴ２１１，２１２（ＧＳＭ用とＥＤＧＥ用の両方）と、これらとカレントミラーをなすＭＯＳＦＥＴ２１４，２１５と、バイアス制御回路２３０および出力検出回路２２０のカレントミラー回路を構成するＭＯＳＦＥＴ２２２，２２３は、１つの半導体チップ上に半導体集積回路ＩＣ１として形成される。ここで、ＭＯＳＦＥＴ２１４と２１５は、それぞれ電力増幅用ＦＥＴ２１１と２１２と同一の導電型（ｎチャネル型）であって、同一の構造とされることによって、同一の温度特性を有するようにされ、温度変動に伴なう高周波電力増幅回路２１０の特性の変動を抑制することができるようにされる。バイアス制御回路２３０からの制御電流が流される抵抗ＲｅとＲｇは外付け素子として接続される。
一方、高周波電力増幅回路２１０を構成する各素子のうち最終段のＦＥＴ２１３と、これとカレントミラーをなすＭＯＳＦＥＴ２１６と、出力検出用ＭＯＳＦＥＴ２２１は、別の半導体チップ上に半導体集積回路として形成される。出力検出用ＭＯＳＦＥＴ２２１のゲート入力抵抗Ｒｉと、カレントミラーＭＯＳＦＥＴ２２３と直列に接続される電流−電圧変換用抵抗Ｒｓおよび入力インピーダンス整合用の容量素子Ｃｉは外付け素子として設けられる。
また、最終段のＦＥＴ２１３およびこれとカレントミラー接続されたＭＯＳＦＥＴ２１６と出力検出回路２２０を構成するＭＯＳＦＥＴ２２１〜２２３とを有する半導体集積回路は、デュアルバンド対応のためにＧＳＭ用チップＩＣ２とＤＣＳおよびＰＣＳ用チップＩＣ３として設けられる。これら２つの半導体チップＩＣ２，ＩＣ３と前記半導体チップＩＣ１と、ディスクリート部品としての抵抗Ｒｅ，Ｒｇ，ＲｓやコンデンサＣｉ，Ｃ１〜Ｃ１１などの素子が共通のセラミック基板上に実装され、１個の無線通信用電子部品として構成される。上記マイクロストリップ線路ＭＳ１〜ＭＳ７は、セラミック基板上に、所望のインダクタンス値となるように形成された銅などの導電層パターンで形成される。この明細書においては、電力増幅素子もしくはそれを含む半導体集積回路やバイアス回路を含む半導体集積回路、抵抗素子、容量素子などをセラミック基板上に実装したものを、パワーモジュールと呼ぶ。
図１３には、実施例のパワーモジュールのデバイス構造を示す。なお、図１３は実施例のパワーモジュールの構造を正確に表わしたものではなく、その概略が分かるように一部の部品や配線などを省略した構造図として表わしたものである。
図１３に示されているように、本実施例のモジュールの本体１０は、アルミナなどのセラミック板からなる複数の誘電体板１１を積層して一体化した構造にされている。各誘電体板１１の表面または裏面には、所定のパターンに形成し表面に金メッキを施した銅などの導電体からなる導体層１２が設けられている。１２ａは導体層１２からなる配線パターンである。また、各誘電体板１１の表裏の導体層１２もしくは配線パターン同士を接続するために、各誘電体板１１にはスルーホールと呼ばれる孔１３が設けられ、この孔内には導電体が充填されている。
図１３の実施例のモジュールでは、６枚の誘電体板１１が積層されており、上から第１層目と第３層目と第６層目の裏面側にはほぼ全面にわたって導体層１２が形成され、それぞれ接地電位ＧＮＤを供給するグランド層とされている。そして、残りの各誘電体板１１の表裏面の導体層１２は、伝送線路等を構成するのに使用されている。この導体層１２の幅と誘電体板１１の厚みを適宜に設定することにより、伝送線路はインピーダンスが５０Ωとなるように形成される。
第１層目から第３層目の誘電体板１１には、前記半導体チップＩＣ１，ＩＣ２，ＩＣ３を設置するために矩形状の穴が設けられ、この穴の内側に各ＩＣが挿入され穴の底に接合材１４によって固定されているとともに、その穴の底に相当する第４層目の誘電体板１１とそれよりも下側の各誘電体板１１にはビアホールと呼ばれる孔１５が設けられ、この孔内にも導電体が充填されている。このビアホール内の導電体は、ＩＣ１，ＩＣ２，ＩＣ３で発生した熱を最下層の導体層に伝達して放熱効率を向上させる役目を担っている。
ＩＣ１，ＩＣ２，ＩＣ３の上面の電極と所定の導体層１２とはボンディングワイヤ３１により電気的に接続されている。また、第１層目の誘電体板１１の表面には、マイクロストリップ線路ＭＳ１〜ＭＳ８を構成する導電パターン１２ａが形成されているとともに、電力増幅回路２１０や出力検出回路２２０等を構成するための容量素子Ｃ１〜Ｃ１１やＣｉ、抵抗素子Ｒｉ，ＲｓなどのＩＣ外付け用の電子部品３２が複数個搭載されている。なお、これらの素子のうち容量素子は、電子部品を使用せずに誘電体板１１の表裏面の導体層を利用して基板内部に形成することも可能である。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例の高周波電力増幅回路では初段の電力増幅器（パワーＦＥＴ２１１）をデュアルゲートＭＯＳＦＥＴで構成し、常に第１のゲートの電圧よりも第２のゲートの電圧が高くなるようにバイアスするための抵抗Ｒｅ，Ｒｇとを設けているが、カレントミラー回路と抵抗Ｒｅ，Ｒｇを設ける代わりに適当なレベルシフト回路を設けて、第２ゲートに出力制御電圧Ｖａｐｃもしくはそれに応じた電圧を印加し第１ゲートにはそれをレベルシフト回路で低い方へシフトした電圧を印加して初段ＦＥＴ２１１をバイアスするようにしても良い。
また、前記実施例の高周波電力増幅回路では、電力増幅ＦＥＴを３段接続しているが、２段構成としたり、４段以上の構成としても良い。また、２段目や３段目のＦＥＴ２１２，２１３を、それぞれ並列形態の２個のＦＥＴで構成するようにしてもよい。
さらに、前記実施例では、１段目と２段目の電力増幅ＦＥＴ２１１，２１２とこれらとカレントミラー接続されたＭＯＳＦＥＴ２１４，２１５およびこれらのゲート端子にバイアス電圧を与えるバイアス制御回路２３０とを１つの半導体集積回路として構成し、３段目のＦＥＴ２１３と出力検出用のＦＥＴ２２１を別の半導体集積回路で構成していると説明したが、これらの素子すなわち電力増幅ＦＥＴ２１１〜２１３およびカレントミラーＦＥＴ２１４〜２１６とバイアス制御回路２３０を一つの半導体チップ上に形成して半導体集積回路として構成するようにしても良い。
産業上の利用可能性
上記実施例では、本発明を電力増幅ＦＥＴがリニア領域で動作されるＥＤＧＥ方式の通信用の高周波電力増幅回路に適用した場合について説明したが、ＥＤＧＥ方式の他に、例えば多重化をＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式で行なうｃｄｍａＯｎｅシステムやＩＳ９５システムにおける高周波電力増幅回路の電力増幅ＦＥＴもリニア領域で動作されるので、本発明を適用することができる。
また、ＣＤＭＡもしくはＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ ＣＤＭＡ）方式と、ＥＤＧＥモードを有するＧＳＭ方式やＤＣＳ方式など、複数の通信方式による通信が可能に構成されるデュアルバンドあるいはトリプルバンドやクォッドバンド以上の多重バンド方式の通信システムにおいて、ＣＤＭＡ方式の送信やＧＳＭ方式やＤＣＳ方式のＥＤＧＥモードの送信のために増幅動作する高周波電力増幅回路のバイアス方式として本発明を利用することができる。
【図面の簡単な説明】
図１は、本発明に係る高周波電力増幅回路を使用した無線通信システムの構成例を示すブロック図である。
図２は、本発明に先立って検討したＧＳＭ方式とＥＤＧＥ方式による送受信が可能な無線通信システムの構成例を示すブロック図である。
図３は、本発明に係る高周波電力増幅回路の一実施例を示す回路図である。
図４は、実施例の高周波電力増幅回路における出力制御電圧とバイアス制御回路から初段増幅回路に供給される制御電流との関係を示すグラフである。
図５は、実施例の高周波電力増幅回路における出力制御電圧と初段パワーＦＥＴの第１ゲートと第２ゲートに印加されるバイアス電圧との関係を示すグラフである。
図６は、初段増幅回路の他の実施例を示す回路図である。
図７は、図６の実施例を適用した高周波電力増幅回路における出力制御電圧と初段パワーＦＥＴの第１ゲートと第２ゲートに印加されるバイアス電圧との関係を示すグラフである。
図８は、ＧＳＭモードとＥＤＧＥモードのそれぞれにおける出力電力と高周波電力増幅回路のトータルゲインとの関係を示すグラフである。
図９は、実施例の高周波電力増幅回路における初段パワーＦＥＴの第１ゲートに印加されるバイアス電圧と第２ゲートに印加されるバイアス電圧の大小関係を変えた時に初段パワーＦＥＴに流されるアイドル電流と出力制御電圧とのを示すグラフである。
図１０は、実施例の高周波電力増幅回路を使用した場合における電流センス型出力検出回路における出力電力と検出電流との関係および図２の検討システムで電流センス型出力検出回路を使用した場合における出力電力と検出電流との関係を示すグラフである。
図１１は、出力電力が大きい場合と小さい場合における高周波電力増幅回路の最終段に流れる電流の時間的変化を示す電流波形図である。
図１２は、電流センス型出力検出回路の他の実施例を示す回路図である。
図１３は、実施例の高周波電力増幅回路を搭載したパワーモジュールのデバイス構造の概略を示す一部断面斜視図である。

【特許請求の範囲】
【請求項１】電力増幅用トランジスタを具備し、位相変調された高周波信号を前記電力増幅用トラ
ンジスタで増幅して出力する第１動作モードまたは位相変調と振幅変調がなされた高周波
信号を前記電力増幅用トランジスタで増幅して出力する第２動作モードで動作可能にされ
た高周波電力増幅回路と、前記第１動作モードでは前記電力増幅用トランジスタを飽和領
域で動作させるようなバイアスを与え、前記第２動作モードでは前記電力増幅用トランジ
スタをリニア領域で動作させるようなバイアスを与えるバイアス制御回路とを含む通信用
電子部品であって、
前記第１動作モードと第２動作モードのいずれにおいても、前記バイアス制御回路は要
求出力レベルと検出された出力レベルとに応じて生成された出力制御信号に基づいて前記
高周波電力増幅回路のバイアス状態を制御して要求出力レベルに応じた信号増幅を行なわ
せるように構成されている通信用電子部品。

【請求項２】前記高周波電力増幅回路は、第１のゲート端子と第２のゲート端子を有する電力増幅
用ＦＥＴを有し、該電力増幅用ＦＥＴの第１のゲート端子に増幅すべき高周波信号が入力
され、
前記バイアス制御回路は、前記第１動作モードでは前記電力増幅用ＦＥＴの第１のゲー
ト端子に初段の増幅器を飽和領域で動作させるような第１のバイアス電圧を与え、前記第
２動作モードでは前記電力増幅用ＦＥＴの第１のゲート端子に初段の増幅器を線形動作さ
せるような第２のバイアス電圧を与え、第２のゲート端子には電力増幅用ＦＥＴの利得を
抑える第３のバイアス電圧を与えるように構成されている請求項１に記載の通信用電子部
品。

【請求項３】前記高周波電力増幅回路は、前記電力増幅用ＦＥＴとカレントミラー接続されたＦＥ
Ｔを備え、前記バイアス制御回路から所定の制御電流を前記カレントミラー用ＦＥＴに流
すことによって、前記第１〜第３のバイアス電圧を生成するように構成されている請求項
２に記載の通信用電子部品。

【請求項４】前記所定の制御電流が流される抵抗素子を備え、該抵抗素子を介して前記所定の制御
電流が前記カレントミラー用ＦＥＴに流され、前記抵抗素子の一方の端子の電圧が前記電
力増幅用ＦＥＴの第１のゲート端子に印加され、前記抵抗素子の他方の端子の電圧が前記
電力増幅用ＦＥＴの第２のゲート端子に印加され、前記第１のゲート端子に印加されるバ
イアス電圧よりも前記第２のゲート端子に印加されるバイアス電圧が高くなるように設定
されている請求項３に記載の通信用電子部品。

【請求項５】電力増幅用トランジスタは、第１のゲート端子と第２のゲート端子を有する電力増幅
用ＦＥＴであって、前記第１のゲート端子に印加されるバイアス電圧に応じて前記電力増
幅用ＦＥＴが線形動作または飽和動作が可能にされ、前記電力増幅用ＦＥＴが線形動作し
ている際に前記バイアス電圧が変化可能にされてなる請求項１に記載の通信用電子部品。

【請求項６】前記電力増幅用トランジスタは、１つのチャネル領域に対して２つのゲート電極を有
するＦＥＴである請求項５に記載の通信用電子部品。

【請求項７】前記電力増幅用トランジスタは、２個の直列形態のＦＥＴにより構成されている請求
項５に記載の通信用電子部品。

【請求項８】第１動作モードでは前記電力増幅用ＦＥＴの第１のゲート端子に増幅器を飽和領域で
動作させるような第１のバイアス電圧を与え、第２動作モードでは前記電力増幅用ＦＥＴ
の第１のゲート端子に増幅器を線形動作させるような第２のバイアス電圧を与え、第２の
ゲート端子には電力増幅用ＦＥＴの利得を抑える第３のバイアス電圧を与えるバイアス制
御回路を備えている請求項５〜７のいずれかに記載の通信用電子部品。

【請求項９】前記電力増幅用ＦＥＴとカレントミラー接続されたＦＥＴを備え、前記バイアス制御
回路によって前記カレントミラー用ＦＥＴに所定の制御電流を流すことによって、前記第
１および第２のゲート端子に印加されるバイアス電圧が生成されるように構成されている
請求項８に記載の通信用電子部品。

【請求項１０】変調された高周波信号を増幅して出力する高周波電力増幅回路であって、最終段の
前記電力増幅用トランジスタを検出するトランジスタを有する出力検出回路を備え、該出
力検出回路により検出した出力レベルに応じた信号を出力するように構成されている請求
項１に記載の通信用電子部品。

【請求項１１】前記出力検出回路は、前記最終段の増幅器への入力電圧をゲート端子に受ける電界
効果トランジスタと、該電界効果トランジスタに流れるドレイン電流を転写するカレント
ミラー回路とからなる請求項１０に記載の通信用電子部品。

【請求項１２】請求項１１に記載の通信用電子部品であって、前記カレントミラー回路により転写
された電流が流されることにより前記高周波電力増幅回路の出力レベルに応じた電圧を発
生する抵抗素子を有する通信用電子部品。

Claims (12)

1. 電力増幅用トランジスタを具備し、位相変調された高周波信号を前記電力増幅用トランジスタで増幅して出力する第１動作モードまたは位相変調と振幅変調がなされた高周波信号を前記電力増幅用トランジスタで増幅して出力する第２動作モードで動作可能にされた高周波電力増幅回路と、前記第１動作モードでは前記電力増幅用トランジスタを飽和領域で動作させるようなバイアスを与え、前記第２動作モードでは前記電力増幅用トランジスタをリニア領域で動作させるようなバイアスを与えるバイアス制御回路とを含む通信用電子部品であって、
   前記第１動作モードと第２動作モードのいずれにおいても、前記高周波電力増幅回路には一定の高周波信号が入力され、前記バイアス制御回路は要求出力レベルと検出された出力レベルとに応じて生成された出力制御信号に基づいて前記高周波電力増幅回路のバイアス状態を制御して要求出力レベルに応じた信号増幅を行なわせるように構成されている通信用電子部品。
2. 前記高周波電力増幅回路は、第１のゲート端子と第２のゲート端子を有する電力増幅用ＦＥＴを有し、該電力増幅用ＦＥＴの第１のゲート端子に増幅すべき高周波信号が入力され、
   前記バイアス制御回路は、前記第１動作モードでは前記電力増幅用ＦＥＴの第１のゲート端子に初段の増幅器を飽和領域で動作させるような第１のバイアス電圧を与え、前記第２動作モードでは前記電力増幅用ＦＥＴの第１のゲート端子に初段の増幅器を線形動作させるような第２のバイアス電圧を与え、第２のゲート端子には電力増幅用ＦＥＴの利得を抑える第３のバイアス電圧を与えるように構成されている請求項１に記載の通信用電子部品。
3. 前記高周波電力増幅回路は、前記電力増幅用ＦＥＴとカレントミラー接続されたＦＥＴを備え、前記バイアス制御回路から所定の制御電流を前記カレントミラー用ＦＥＴに流すことによって、前記第１〜第３のバイアス電圧を生成するように構成されている請求項２に記載の通信用電子部品。
4. 前記所定の制御電流が流される抵抗素子を備え、該抵抗素子を介して前記所定の制御電流が前記カレントミラー用ＦＥＴに流され、前記抵抗素子の一方の端子の電圧が前記電力増幅用ＦＥＴの第１のゲート端子に印加され、前記抵抗素子の他方の端子の電圧が前記電力増幅用ＦＥＴの第２のゲート端子に印加され、前記第１のゲート端子に印加されるバイアス電圧よりも前記第２のゲート端子に印加されるバイアス電圧が高くなるように設定されている請求項３に記載の通信用電子部品。
5. 増幅器は、第１のゲート端子と第２のゲート端子を有する電力増幅用ＦＥＴを有し、前記第１のゲート端子に印加されるバイアス電圧に応じて前記電力増幅用ＦＥＴが線形動作または飽和動作が可能にされてなる高周波電力増幅回路。
6. 前記増幅器は、１つのチャネル領域に対して２つのゲート電極を有するＦＥＴである請求項５に記載の高周波電力増幅回路。
7. 前記増幅器は、２個の直列形態のＦＥＴにより構成されている請求項５に記載の高周波電力増幅回路。
8. 第１動作モードでは前記電力増幅用ＦＥＴの第１のゲート端子に増幅器を飽和領域で動作させるような第１のバイアス電圧を与え、第２動作モードでは前記電力増幅用ＦＥＴの第１のゲート端子に増幅器を線形動作させるような第２のバイアス電圧を与え、第２のゲート端子には電力増幅用ＦＥＴの利得を抑える第３のバイアス電圧を与えるバイアス制御回路を備えている請求項５〜７のいずれかに記載の高周波電力増幅回路。
9. 前記電力増幅用ＦＥＴとカレントミラー接続されたＦＥＴを備え、前記バイアス制御回路によって前記カレントミラー用ＦＥＴに所定の制御電流を流すことによって、前記第１および第２のゲート端子に印加されるバイアス電圧が生成されるように構成されている請求項８に記載の高周波電力増幅回路。
10. 変調された高周波信号を増幅して出力する高周波電力増幅回路であって、最終段の増幅器の出力レベルを検出するトランジスタを有する出力検出回路を備え、該出力検出回路により検出した出力レベルに応じた信号を出力するように構成されている高周波電力増幅回路。
11. 前記出力検出回路は、前記最終段の増幅器への入力電圧をゲート端子に受ける電界効果トランジスタと、該電界効果トランジスタに流れるドレイン電流を転写するカレントミラー回路とからなる請求項１０に記載の高周波電力増幅回路。
12. 請求項１０に記載の高周波電力増幅回路と、前記カレントミラー回路により転写された電流が流されることにより前記高周波電力増幅回路の出力レベルに応じた電圧を発生する抵抗素子とを有する通信用電子部品。

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