JPS648466B2 - - Google Patents
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- JPS648466B2 JPS648466B2 JP6430380A JP6430380A JPS648466B2 JP S648466 B2 JPS648466 B2 JP S648466B2 JP 6430380 A JP6430380 A JP 6430380A JP 6430380 A JP6430380 A JP 6430380A JP S648466 B2 JPS648466 B2 JP S648466B2
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Description
【発明の詳細な説明】
この発明は入力トランジスタの使用効率を高め
ることができるパターンレイアウトをもつゲート
アレイ形マスタスライス集積回路の大規模集積回
路装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a large-scale integrated circuit device of a gate array type master slice integrated circuit having a pattern layout that can improve the utilization efficiency of input transistors.
第１図は従来のゲートアレイ形マスタスライス
集積回路装置を示す回路図である。同図におい
て、１ａおよび１ｂはそれぞれ３入力トランジス
タをもつ基本ゲート、２ａ，２ｂおよび２ｃは入
力端子、３は電圧Vccの電源端子、４は電圧VEE
の電源端子、５は出力端子、６ａ，６ｂおよび６
ｃはそれぞれのベース端子が入力端子２ａ，２ｂ
および２ｃにそれぞれ接続し、それぞれのエミツ
タ端子が共通に接続し、コレクタ端子が共通に接
続した入力トランジスタ、７はこの入力トランジ
スタ６ａ〜６ｃの共通に接続したエミツタ端子と
電源端子４との間に接続した抵抗、８はこの入力
トランジスタ６ａ〜６ｃの共通に接続したコレク
タ端子と電源端子３との間に接続した抵抗、９は
基準電圧VREFが印加する基準電圧端子、１０はベ
ース端子がこの基準電圧端子９に接続し、エミツ
タが入力トランジスタ２ｃのエミツタに接続し、
コレクタ端子が抵抗１１を介して電源端子３に接
続するレフアレンストランジスタである。 FIG. 1 is a circuit diagram showing a conventional gate array type master slice integrated circuit device. In the figure, 1a and 1b are basic gates each having 3 input transistors, 2a, 2b and 2c are input terminals, 3 is a power supply terminal of voltage Vcc, and 4 is a voltage V EE
power supply terminal, 5 is output terminal, 6a, 6b and 6
c, each base terminal is input terminal 2a, 2b
and 2c, their emitter terminals are connected in common, and their collector terminals are connected in common. 7 is connected between the commonly connected emitter terminals of these input transistors 6a to 6c and the power supply terminal 4. 8 is a resistor connected between the commonly connected collector terminals of the input transistors 6a to 6c and the power supply terminal 3, 9 is a reference voltage terminal to which the reference voltage V REF is applied, and 10 is a base terminal connected to this terminal. It is connected to the reference voltage terminal 9, and its emitter is connected to the emitter of the input transistor 2c,
It is a reference transistor whose collector terminal is connected to the power supply terminal 3 via a resistor 11.
このように、各基本ゲートを多入力ゲートとし
て構成した場合、あるシステムを構成する際に少
ないゲート数で構成可能であるが、多入力ゲート
において、１入力ゲートしか使用しない場合、例
えばインバータとして使用する場合には入力トラ
ンジスタ６ａ〜６ｃのうちの１つを使用し、他の
２つの入力トランジスタは使用されない。このよ
うに、システムの構成によつては多入力ゲートを
有効に利用し得ない。一方、基本ゲートを２入力
ゲートとした場合には入力トランジスタの使用効
率は良くなるが、逆に必要なゲート数が多くなる
などの欠点があつた。 In this way, if each basic gate is configured as a multi-input gate, it is possible to configure a certain system with a small number of gates, but if only one input gate is used in a multi-input gate, for example, it can be used as an inverter. In this case, one of the input transistors 6a to 6c is used, and the other two input transistors are not used. As described above, a multi-input gate cannot be used effectively depending on the system configuration. On the other hand, when the basic gate is a two-input gate, the efficiency in using input transistors is improved, but there are drawbacks such as an increase in the number of required gates.
したがつて、この発明の目的は入力トランジス
タの使用効率を高めることができるパターンレイ
アウトを持つゲートアレイ形マスタスライス集積
回路の大規模集積回路装置を提供するものであ
る。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a large-scale integrated circuit device of a gate array type master slice integrated circuit having a pattern layout that can improve the utilization efficiency of input transistors.
このような目的を達成するため、この発明は配
線工程を除く工程まで処理して、第１ゲートおよ
び第２ゲートを構成する所望数の入力トランジス
タ、抵抗、およびレフアレンストランジスタを形
成し、そして配線工程において、入力トランジス
タ、抵抗およびレフアレンストランジスタ間を配
線することにより、構成すべきシステムに適した
論理回路を形成するものであり、以下実施例を用
いて詳細に説明する。 In order to achieve such an object, the present invention forms a desired number of input transistors, resistors, and reference transistors constituting the first gate and the second gate by performing processes excluding the wiring process, and then forming the wiring. In the process, a logic circuit suitable for the system to be constructed is formed by wiring the input transistor, the resistor, and the reference transistor, and will be described in detail below using examples.
第２図および第３図はそれぞれこの発明に係る
大規模集積回路装置の一実施例を説明するための
回路図である。特に、第２図は２ゲートを１ブロ
ツクとして設け、第１ゲートを３入力ゲートと
し、第２ゲートを２入力ゲートとして使用した場
合である。同図において、２ｄおよび２ｅは入力
端子、６ｄおよび６ｅはそれぞれのベース端子が
入力端子２ｄおよび２ｅに接続し、それぞれのエ
ミツタ端子が共通に接続し、それぞれのコレクタ
端子が共通に接続した入力トランジスタ、１２は
この入力トランジスタ６ｄおよび６ｅの共通に接
続したコレクタと電源端子３との間に接続した抵
抗、１３はベース端子が基準電圧端子９に接続
し、エミツタ端子が入力トランジスタ６ｄおよび
６ｅの共通に接続したエミツタに接続するレフア
レンストランジスタ、１４は一端がこのレフアレ
ンストランジスタ１３のコレクタに接続し、他端
が電源端子３に接続する抵抗、１５は一端がレフ
アレンストランジスタ１３のエミツタに接続し、
他端が電源端子４に接続する抵抗、１６は入力ト
ランジスタ６ｄおよび６ｅの共通に接続したコレ
クタに接続する出力端子である。 FIGS. 2 and 3 are circuit diagrams for explaining an embodiment of a large-scale integrated circuit device according to the present invention. In particular, FIG. 2 shows a case where two gates are provided as one block, the first gate is used as a three-input gate, and the second gate is used as a two-input gate. In the same figure, 2d and 2e are input terminals, 6d and 6e are input transistors whose base terminals are connected to the input terminals 2d and 2e, whose emitter terminals are commonly connected, and whose collector terminals are commonly connected. , 12 is a resistor connected between the common collectors of input transistors 6d and 6e and the power supply terminal 3, 13 is a resistor whose base terminal is connected to reference voltage terminal 9, and whose emitter terminal is connected to common terminal of input transistors 6d and 6e. A reference transistor 14 has one end connected to the collector of the reference transistor 13 and a resistor 15 whose other end is connected to the power supply terminal 3. A reference transistor 15 has one end connected to the emitter of the reference transistor 13. ,
The other end is a resistor connected to the power supply terminal 4, and 16 is an output terminal connected to the commonly connected collectors of input transistors 6d and 6e.
なお、レフアレンストランジスタ１０、抵抗７
および１１により第１ゲートのレフアレンス回路
を構成し、レフアレンストランジスタ１３、抵抗
１４および１５により第２ゲートのレフアレンス
回路を構成する。 Note that the reference transistor 10 and the resistor 7
and 11 constitute a first gate reference circuit, and the reference transistor 13 and resistors 14 and 15 constitute a second gate reference circuit.
次に、上記構成の大規模集積回路装置の製造方
法について説明する。 Next, a method for manufacturing the large-scale integrated circuit device having the above configuration will be described.
まず、配線工程を除く工程まで処理して、各入
力トランジスタ６ａ〜６ｅ、レフアレンストラン
ジスタ１０および１３、抵抗７，８，１１，１
２，１４および１５をそれぞれ構成する。そし
て、配線工程により、第１ゲートとして、入力ト
ランジスタ６ａ〜６ｃのエミツタを共通に接続し
たのち、レフアレンストランジスタ１０のエミツ
タに接続する。そして、入力トランジスタ６ａ〜
６ｃのコレクタを共通に接続したのち、出力端子
５に接続すると共に抵抗８の一端に接続する。次
に、第２ゲートとして、入力トランジスタ６ｄお
よび６ｅのエミツタを共通に接続したのちレフア
レンストランジスタ１３のエミツタに接続する。
次に、入力トランジスタ６ｄおよび６ｅのコレク
タを共通に接続したのち、抵抗１２の一端に接続
すると共に出力端子１６に接続する。そして、第
１ゲートのレフアレンス回路および第２ゲートの
レフアレンス回路の接続を行なう。 First, the processes excluding the wiring process are performed, and each input transistor 6a to 6e, reference transistors 10 and 13, and resistors 7, 8, 11, 1 are
2, 14 and 15, respectively. Then, in a wiring process, the emitters of the input transistors 6a to 6c are connected in common as a first gate, and then connected to the emitter of the reference transistor 10. And input transistor 6a~
6c are connected in common, and then connected to the output terminal 5 and to one end of the resistor 8. Next, as a second gate, the emitters of the input transistors 6d and 6e are connected in common, and then connected to the emitter of the reference transistor 13.
Next, the collectors of the input transistors 6d and 6e are connected in common, and then connected to one end of the resistor 12 and to the output terminal 16. Then, the first gate reference circuit and the second gate reference circuit are connected.
次に、第３図は２ゲートを１ブロツクとして設
け、第１ゲートを４入力ゲートとし、第２ゲート
を１入力ゲートとして使用した場合を示す。 Next, FIG. 3 shows a case where two gates are provided as one block, the first gate is used as a 4-input gate, and the second gate is used as a 1-input gate.
この構成の大規模集積回路装置の製造方法につ
いて説明する。 A method of manufacturing a large-scale integrated circuit device having this configuration will be explained.
まず、配線工程を除く工程まで処理して、各入
力トランジスタ６ａ〜６ｅ、レフアレンストラン
ジスタ１０および１３、抵抗７，８，１１，１
２，１４および１５をそれぞれ構成する。そし
て、配線工程により、第１ゲートとして、入力ト
ランジスタ６ａ〜６ｄのエミツタを共通に接続し
たのち、レフアレンストランジスタ１０のエミツ
タに接続する。そして、入力トランジスタ６ａ〜
６ｄのコレクタを共通に接続したのち、出力端子
５に接続すると共に抵抗８の一端に接続する。次
に、第２ゲートとして、入力トランジスタ６ｅの
エミツタをレフアレンストランジスタ１３のエミ
ツタに接続する。次に、入力トランジスタ６ｅの
コレクタを抵抗１２の一端に接続すると共に出力
端子１６に接続する。そして、第１ゲートのレフ
アレンス回路および第２ゲートのレフアレンス回
路の接続を行なう。 First, the processes excluding the wiring process are performed, and each input transistor 6a to 6e, reference transistors 10 and 13, and resistors 7, 8, 11, 1 are
2, 14 and 15, respectively. Then, in a wiring process, the emitters of the input transistors 6a to 6d are commonly connected as a first gate, and then connected to the emitter of the reference transistor 10. And input transistor 6a~
6d are connected in common, and then connected to the output terminal 5 and to one end of the resistor 8. Next, the emitter of the input transistor 6e is connected to the emitter of the reference transistor 13 as a second gate. Next, the collector of the input transistor 6e is connected to one end of the resistor 12 and also to the output terminal 16. Then, the first gate reference circuit and the second gate reference circuit are connected.
なお、以上は第１ゲートが３入力ゲートで、第
２ゲートが２入力ゲートの場合、および第１ゲー
トが４入力ゲートで、第２ゲートが１入力ゲート
の場合について説明したが、第１ゲートが２入力
ゲートで、第２ゲートが３入力ゲートの場合、あ
るいは第１ゲートが１入力ゲートで、第２ゲート
が４入力ゲートの場合についても同様にできるこ
とはもちろんである。また、第１ゲートおよび第
２ゲートからなる１ブロツクについて説明した
が、複数ブロツクについても同様にできることは
もちろんであるし１個のブロツクを３個以上のゲ
ートで構成することも可能である。また、１個の
ブロツクとして５入力トランジスタを設けた場合
について説明したが、これに限定せず、任意の多
入力トランジスタを設けてもよいことはもちろん
である。 Note that the above description has been made for the case where the first gate is a 3-input gate and the second gate is a 2-input gate, and the case where the first gate is a 4-input gate and the second gate is a 1-input gate. Of course, the same can be done in the case where is a 2-input gate and the second gate is a 3-input gate, or when the first gate is a 1-input gate and the second gate is a 4-input gate. Furthermore, although one block consisting of the first gate and the second gate has been described, it goes without saying that the same can be done for a plurality of blocks, and it is also possible to configure one block with three or more gates. Further, although the case where five input transistors are provided as one block has been described, the present invention is not limited to this, and it goes without saying that any multi-input transistors may be provided.
第４図はゲートアレイ形マスタスライス集積回
路を示すパターン図である。第４図は第２図の集
積回路に対応するものであるが、このパターン図
から分かるように、複数のトランジスタを任意に
つなぎ替えることにより２つの基本ゲートを容易
に形成することができる。 FIG. 4 is a pattern diagram showing a gate array type master slice integrated circuit. FIG. 4 corresponds to the integrated circuit of FIG. 2, and as can be seen from this pattern diagram, two basic gates can be easily formed by arbitrarily changing the connection of a plurality of transistors.
以上、詳細に説明したように、この発明に係る
大規模集積回路装置によれば、パターンレイアウ
トが任意にできるため、論理回路における１個の
ゲートへの入力信号数の制限がゆるくなり、入力
数を適当に組合せることにより、入力トランジス
タの使用効率を高めることができ、しかも、任意
のシステムに用いることができるなどの効果があ
る。 As described above in detail, according to the large-scale integrated circuit device according to the present invention, the pattern layout can be arbitrarily set, so that the restriction on the number of input signals to one gate in a logic circuit is relaxed, and the number of inputs is By appropriately combining these, it is possible to increase the efficiency of input transistor usage, and moreover, there are effects such as the ability to be used in any system.
第１図は従来のゲートアレイ形マスタスライス
集積回路装置を示す回路図、第２図および第３図
はそれぞれこの発明に係る大規模集積回路装置の
一実施例を説明するための回路図、第４図はゲー
トアレイ形マスタスライス集積回路を示すパター
ン図である。
１ａおよび１ｂ……基本ゲート、２ａ〜２ｅ…
…入力端子、３および４……電源端子、５および
１６……出力端子、６ａ〜６ｅ……入力トランジ
スタ、７，８，１１，１２，１４および１５……
抵抗、９……基準電圧端子、１０および１３……
レフアレンストランジスタ。なお、図中、同一符
号は同一または相当部分を示す。
FIG. 1 is a circuit diagram showing a conventional gate array type master slice integrated circuit device, and FIGS. 2 and 3 are circuit diagrams for explaining an embodiment of a large-scale integrated circuit device according to the present invention, respectively. FIG. 4 is a pattern diagram showing a gate array type master slice integrated circuit. 1a and 1b...basic gates, 2a to 2e...
...Input terminals, 3 and 4... Power supply terminals, 5 and 16... Output terminals, 6a to 6e... Input transistors, 7, 8, 11, 12, 14 and 15...
Resistor, 9... Reference voltage terminal, 10 and 13...
reference transistor. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
および第２ゲートからなるブロツクを少なくとも
１個備えてなるゲートアレイ形マスタスライス集
積回路において、配線工程を除く工程まで処理し
て第１ゲートおよび第２ゲートを構成する所望数
の入力トランジスタ、抵抗およびレフアレンスト
ランジスタを形成し、そして、配線工程におい
て、入力トランジスタ、抵抗およびレフアレンス
トランジスタ間を配線することにより第１ゲート
および第２ゲートへの入力数を変えることができ
ると共にブロツク内の入力トランジスタは第１ゲ
ート又は第２ゲートのどちらのゲートにも使用で
き、構成すべきシステムに適した論理回路を形成
できるようにしたことを特徴とする大規模集積回
路装置。 ２ １個のブロツクの入力トランジスタの数を５
個とすることを特徴とする特許請求の範囲第１項
記載の大規模集積回路装置。[Scope of Claims] 1. In a gate array type master slice integrated circuit comprising at least one block consisting of a first gate and a second gate each having a plurality of input transistors, a gate array type master slice integrated circuit including a first gate and a second gate having a plurality of input transistors is provided. A desired number of input transistors, resistors, and reference transistors constituting the first gate and the second gate are formed, and in the wiring process, the input transistors, the resistors, and the reference transistors are interconnected to form the first gate and the second gate. The number of inputs to the gate can be changed, and the input transistor in the block can be used for either the first gate or the second gate, making it possible to form a logic circuit suitable for the system to be constructed. A large-scale integrated circuit device with special features. 2 The number of input transistors in one block is 5.
2. A large-scale integrated circuit device according to claim 1, characterized in that the device comprises:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6430380A JPS56158448A (en) | 1980-05-12 | 1980-05-12 | Large scale integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6430380A JPS56158448A (en) | 1980-05-12 | 1980-05-12 | Large scale integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56158448A JPS56158448A (en) | 1981-12-07 |
| JPS648466B2 true JPS648466B2 (en) | 1989-02-14 |
Family
ID=13254340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6430380A Granted JPS56158448A (en) | 1980-05-12 | 1980-05-12 | Large scale integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56158448A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016026A (en) * | 1983-07-08 | 1985-01-26 | Hitachi Comput Eng Corp Ltd | Logic lsi |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1980
- 1980-05-12 JP JP6430380A patent/JPS56158448A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56158448A (en) | 1981-12-07 |
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