JPS6457537U - - Google Patents

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JPS6457537U
JPS6457537U JP15063587U JP15063587U JPS6457537U JP S6457537 U JPS6457537 U JP S6457537U JP 15063587 U JP15063587 U JP 15063587U JP 15063587 U JP15063587 U JP 15063587U JP S6457537 U JPS6457537 U JP S6457537U
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JP
Japan
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data
random access
access memories
circuit
majority
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JP15063587U
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Publication date
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Pending legal-status Critical Current

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Landscapes

  • Retry When Errors Occur (AREA)
  • Hardware Redundancy (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【図面の簡単な説明】
第1図はこの考案の一実施例による記憶回路を
示す図、第2図は従来の実施例を示す図である。 1aは第1のRAM、1bは第2のRAM、1
cは第3のRAM、2は多数決回路、3はラツチ
回路、4は不一致検出回路、5はセレクタ、6は
トライステート・バツフア、6aは第1のトライ
ステート・バツフア、6bは第2のトライステー
ト・バツフア、6cは第3のトライステート・バ
ツフア、7aは第1のゲート回路、7bは第2の
ゲート回路、7cは第3のゲート回路である。図
中、同一符号は同一又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 並列動作する第1、第2及び第3のランダム・
    アクセス・メモリと、前記第1、第2及び第3の
    ランダム・アクセス・メモリのそれぞれのデータ
    ・バスに書込みデータを供給する第1、第2及び
    第3のトライステート・バツフアと、前記第1、
    第2及び第3のランダム・アクセス・メモリより
    読出されるデータを一定期間保持するラツチ回路
    と、そのラツチ回路を介して与えられる前記第1
    、第2及び第3のランダム・アクセス・メモリの
    読出しデータを2out of3方式による多数
    決演算を行う多数決回路と、この多数決回路の出
    力データと初期書込みデータのいずれかを選択し
    、前記第1、第2及び第3のトライステート・バ
    ツフアに出力するセレクタと、前記ラツチ回路を
    介して与えられる第1、第2及び第3のランダム
    ・アクセス・メモリのいずれか1系統のデータが
    他の2系統のデータと異なつている場合、その異
    なつたデータの出力源であるランダム・アクセス
    ・メモリを識別する不一致検出回路と、この不一
    致検出回路より出力される不一致系統識別信号に
    より前記第1、第2及び第3のランダム・アクセ
    ス・メモリに対してそれぞれ再書込み信号を発生
    する第1、第2及び第3のゲート回路とを備えた
    記憶回路。
JP15063587U 1987-10-01 1987-10-01 Pending JPS6457537U (ja)

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JP15063587U JPS6457537U (ja) 1987-10-01 1987-10-01

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JP15063587U JPS6457537U (ja) 1987-10-01 1987-10-01

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JPS6457537U true JPS6457537U (ja) 1989-04-10

Family

ID=31423954

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JP15063587U Pending JPS6457537U (ja) 1987-10-01 1987-10-01

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