JPS644220B2

JPS644220B2 -

Info

Publication number: JPS644220B2
Application number: JP19954482A
Authority: JP
Inventors: Mikio Higashama; Tooru Inosaki
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1982-11-12
Filing date: 1982-11-12
Publication date: 1989-01-25
Also published as: JPS5990159A

Description

【発明の詳細な説明】＜技術分野＞本発明は、起動アドレスが同じ複数の中央処理
装置（以下、マルチCPUと略称する。）を使用す
るマルチCPU方式に関し、特には単一の起動用
ROM（リード・オンリー・メモリー）の内容に
従つて各CPUを起動するマルチCPU起動方式に
関する。[Detailed Description of the Invention] <Technical Field> The present invention relates to a multi-CPU system that uses multiple central processing units (hereinafter referred to as multi-CPU) with the same startup address, and in particular,
Concerns a multi-CPU startup method that starts each CPU according to the contents of ROM (read-only memory).

＜従来技術及びその欠点＞複数のCPUを使用したシステムに於ては、各
CPU毎に起動用ROMを有して起動を行つてい
た。<Prior art and its disadvantages> In a system using multiple CPUs, each
Each CPU had its own boot ROM for booting.

しかしながら、このシステムは各CPU毎に起
動用ROMを具備している為、高価となるばかり
か機器が大型化し、消費電力が大きくなる等の欠
点があつた。 However, since this system is equipped with a boot ROM for each CPU, it has drawbacks such as not only being expensive but also making the device larger and consuming more power.

本発明は上記従来の諸欠点に鑑みてなされたも
のである。 The present invention has been made in view of the above-mentioned conventional drawbacks.

＜発明の目的＞本発明は、近年のメモリーの高密度化に伴い、
一つのメモリーに多くのプログラムを格納できる
大容量の単一の起動用ROMを用いて起動アドレ
スが同じ複数のCPUを起動できるマルチCPU起
動方式を提供することである。ひいては、安価で
小型化に適した電力節減型のパーソナルコンピユ
ータ等の電子機器に採用して好適なマルチCPU
起動方式を得ることである。<Object of the invention> The present invention is aimed at
To provide a multi-CPU startup method that can start multiple CPUs with the same startup address using a single large-capacity startup ROM that can store many programs in one memory. Furthermore, it is a multi-CPU that is suitable for use in electronic devices such as inexpensive, power-saving personal computers that are suitable for downsizing.
The key is to obtain a starting method.

以下、本発明のマルチCPU起動方式を図面を
参照して詳しく説明する。 Hereinafter, the multi-CPU startup method of the present invention will be explained in detail with reference to the drawings.

＜実施例の説明＞第１図は本発明のマルチCPU起動方式を実現
するための一実施例のブロツク構成図である。図
において、１は第１のCPU（中央処理装置）であ
り、電源投入後最初に起動されるのでメイン
CPUと称する。アドレスバスにてアドレス信号
（A₀〜A₁₁）を送出し、そのアドレスで指定した
メモリー或いは入出力ポートに読み書きする。読
み書きのデータはデータバス上に表われる。この
データバスは双方向性の信号であり、CPUから
見て読み出す場合にはCPUへの入力信号となり、
CPUから書き込む場合はCPUからの出力信号と
なる。CPUとしては上記アドレスバス、データ
バス以外に数多くの入出力信号がある。２は第２
のCPUであり、メインCPUの次に起動させるの
で、サブCPUと称する。機能的にはメインCPU
と全く同一なので重複する説明は省略する。メイ
ンCPUと異なるものとしてリセツト信号がある。
これはサブCPUの入力信号であり、その信号が
論理「１」の時にはCPUはリセツト状態となり、
CPUとしての動作を停止し、全ての信号を高イ
ンピーダンスとする。このリセツト信号が論理
「１」から論理「０」に変るとCPUは動作を開始
し、アドレスは０番地を指定し起動用ROMの内
容を読み込む。３は出力ポートであり、メイン
CPU１の出力ポートであつて、メインCPUから
の命令によりその出力信号を論理「０」もしくは
「１」とする。電源投入後はこの出力ポートの出
力信号−Ａの選択信号が論理「０」に設定され
ており、出力信号−Ｂのリセツト信号は論理
「１」に設定されている。４は選択回路であり、
起動用ROM８へのアドレス信号としてメイン
CPU１のアドレスか或いはサブCPU２のアドレ
スのどちらを出力するか選択する回路である。メ
インCPU１のアドレス信号とサブCPU２のアド
レス信号が入力されており、入力信号−Ａの選
択信号が論理「０」の時にメインCPU１のアド
レスが選択され、論理「１」の時にサブCPU２
のアドレス信号が選択される。５は出力バツフア
であり、起動用ROM８のデータ出力（D₀〜D₇）
を入力し、メインCPUのデータバスへ出力する。
起動用ROM８の出力信号としてのデータをこの
出力バツフア５に入力し、入力信号−Ａの選択
信号が論理「０」の時はメインCPU１のデータ
バスへ出力する。選択信号が論理「１」の時には
何も出力しない。つまり高インピーダンス状態と
なる。６は出力バツフアであり、起動用ROM８
のデータ出力を入力し、サブCPU２のデータバ
スへ出力するバツフアである。起動用ROM８の
出力信号としてのデータをこの出力バツフアに入
力し、入力信号−Ａの選択信号が論理「１」の
時にサブCPU２のデータバスへ出力する。選択
信号が論理「０」の時に何もしない。つまり高イ
ンピーダンス状態となる。７は選択回路であり、
起動用ROM８の分割領域を指定する。入力信号
−Ｂには常に論理「０」の信号が接続されてお
り、入力信号−Ｃには常に論理「１」の信号が
接続されている。入力信号−Ａの選択信号が論
理「０」のときには入力信号−Ｂが選択され、
出力信号、メモリ−分割信号が論理「０」として
起動用ROM８に出力される。選択信号が論理
「１」の時には入力信号−Ｃが選択され、出力
信号、メモリ−分割信号が論理「１」として起動
用ROMに出力される。８は起動用ROMであり
（第２図参照）、4096バイトのリード・オンリー・
メモリーである。入力信号−Ａのメモリ−分割
信号が論理「０」の時に起動用ROMの上半分
（０番地〜2047番地）が指定され、メモリ−分割
信号が論理「１」の時に起動用ROMの下半分
（2048番地〜4095番地）が指定される。起動
ROMの上半分にメインCPU１の起動用プログラ
ム、下半分にサブCPUの起動用プログラムが格
納されている。その他、システムとして動作させ
る為にメモリー、入出力装置、電源を必要とする
が、既知のことであるからこゝでは説明を省略す
る。<Description of Embodiment> FIG. 1 is a block configuration diagram of an embodiment for realizing the multi-CPU startup method of the present invention. In the figure, 1 is the first CPU (Central Processing Unit), which is the first to start after the power is turned on, so it is the main CPU.
It is called CPU. Address signals (A ₀ to A ₁₁ ) are sent out via the address bus, and data is read and written to the memory or input/output port specified by the address. Read and write data appears on the data bus. This data bus is a bidirectional signal, and when read from the CPU, it becomes an input signal to the CPU.
When writing from the CPU, it becomes an output signal from the CPU. The CPU has many input/output signals in addition to the address bus and data bus mentioned above. 2 is the second
This CPU is called the sub-CPU because it is activated after the main CPU. Functionally the main CPU
Since it is exactly the same as , duplicate explanation will be omitted. There is a reset signal that is different from the main CPU.
This is an input signal for the sub CPU, and when the signal is logic "1", the CPU is in the reset state.
Stops operating as a CPU and makes all signals high impedance. When this reset signal changes from logic "1" to logic "0", the CPU starts operating, specifies address 0, and reads the contents of the boot ROM. 3 is the output port, the main
It is an output port of the CPU 1, and its output signal is set to logic "0" or "1" by a command from the main CPU. After the power is turned on, the selection signal of the output signal -A of this output port is set to logic "0", and the reset signal of output signal -B is set to logic "1". 4 is a selection circuit;
Main as address signal to boot ROM8
This circuit selects whether to output the address of CPU1 or the address of sub-CPU2. The address signal of main CPU 1 and the address signal of sub CPU 2 are input, and when the selection signal of input signal -A is logic "0", the address of main CPU 1 is selected, and when it is logic "1", sub CPU 2 is selected.
address signal is selected. 5 is an output buffer, which outputs data from the startup ROM 8 (D ₀ to D ₇ )
is input and output to the main CPU data bus.
Data as an output signal of the startup ROM 8 is input to this output buffer 5, and when the selection signal of the input signal -A is logic "0", it is output to the data bus of the main CPU 1. When the selection signal is logic "1", nothing is output. In other words, it becomes a high impedance state. 6 is an output buffer, and boot ROM8
This is a buffer that inputs the data output of and outputs it to the data bus of sub CPU2. Data as an output signal of the startup ROM 8 is input to this output buffer, and is output to the data bus of the sub CPU 2 when the selection signal of the input signal -A is logic "1". Nothing is done when the selection signal is logic "0". In other words, it becomes a high impedance state. 7 is a selection circuit;
Specify the divided areas of the boot ROM 8. A logic "0" signal is always connected to the input signal -B, and a logic "1" signal is always connected to the input signal -C. When the selection signal of input signal -A is logic "0", input signal -B is selected;
The output signal, the memory-division signal, is output to the boot ROM 8 as a logic "0". When the selection signal is logic "1", input signal -C is selected, and the output signal and memory division signal are output to the boot ROM as logic "1". 8 is a boot ROM (see Figure 2), which is a 4096-byte read-only ROM.
It is memory. When the memory division signal of input signal A is logic "0", the upper half of the boot ROM (addresses 0 to 2047) is specified, and when the memory division signal is logic "1", the lower half of the boot ROM is specified. (addresses 2048 to 4095) are specified. boot
The upper half of the ROM stores a program for starting the main CPU 1, and the lower half stores a program for starting the sub CPU. In addition, memory, input/output devices, and power supplies are required to operate as a system, but since these are well known, their explanation will be omitted here.

次に動作を順を追つて説明する。まず、電源を
投入すると、メインCPU１が動作を開始し、ア
ドレスとして０番地を出力する。このとき出力ポ
ート３から論理「０」の選択信号−Ａが、論理
「１」のリセツト信号−Ｂが出力される。従つ
て、選択回路４でメインCPU１のアドレスバス
が選択されて起動用ROM８に０番地のアドレス
が出力される。選択回路７では−Ｂが選択さ
れ、メモリ−分割信号として論理「０」が出力さ
れるので、起動用ROM８の上半分が指定される
（第２図参照）。起動用ROM８の上半分にはメン
CPU１の起動用プログラムが格納されているの
でそのプログラムの０番地の内容が読み出されて
データとして出力される。このとき、選択信号に
よつて出力バツフア５が選択され、上記データが
出力バツフア５を介してメインCPU１のデータ
バスに現われ、メインCPU１はそれを読みとる。
このとき、リセツト信号は論理「１」のまゝであ
るから、サブCPU２は全く動作せず、出力バツ
フア６も選択されない。上記説明の如くメイン
CPU１は起動用ROM８からメインCPU１を起動
するための起動用プログラムを０番地から順次読
み出し、その内容を実行する事でメインCPU起
動を行う。 Next, the operation will be explained step by step. First, when the power is turned on, the main CPU 1 starts operating and outputs address 0 as the address. At this time, a selection signal -A of logic "0" and a reset signal -B of logic "1" are output from the output port 3. Therefore, the selection circuit 4 selects the address bus of the main CPU 1 and outputs the address 0 to the boot ROM 8. Since the selection circuit 7 selects -B and outputs a logic "0" as the memory division signal, the upper half of the boot ROM 8 is designated (see FIG. 2). The upper half of boot ROM8 contains
Since the program for starting the CPU 1 is stored, the contents of address 0 of the program are read out and output as data. At this time, the output buffer 5 is selected by the selection signal, and the data appears on the data bus of the main CPU 1 via the output buffer 5, and the main CPU 1 reads it.
At this time, since the reset signal remains at logic "1", the sub CPU 2 does not operate at all and the output buffer 6 is not selected. Main as explained above
The CPU 1 sequentially reads a startup program for starting the main CPU 1 from the startup ROM 8 starting from address 0, and starts the main CPU by executing the contents.

メインCPUの起動を完了すると、次にサブ
CPUの起動を行う。メインCPU１出力ポート３
に命令を与えて選択信号を論理「１」に、リセツ
ト信号を論理「０」とする。リセツト信号が論理
「０」となることによりサブCPU２が動作を開始
し、アドレスとして０番地を出力する。この時、
選択信号が論理「１」で選択回路４でサブCPU
２のアドレスバスが選択されて起動用ROM８に
０番地が出力される。選択回路７では−Ｃが選
択され、メモリー分割信号として論理「１」が出
力されるので、起動用ROM８の下半分が指定さ
れる。起動用ROM８の下半分にはサブCPU２の
起動用プログラムが格納されており、そのプログ
ラムの2048番地の内容が読み出されてデータとし
て出力される。サブCPU２としては０番地を出
力しているが、選択回路７の出力が論理「１」で
ある為、起動用ROMとしては2048番地となる。
この時、選択信号によつて出力バツフア６が選択
され、上記データが出力バツフア６を介してサブ
CPU２のデータバスに現われ、サブCPU２はそ
れを読み取る。この時、出力バツフア５は選択さ
れない為、メインCPU１のデータバスに対して
は何の影響も与えない。上記説明の如く、サブ
CPU２は起動用ROM８からサブCPU起動用プロ
グラムを2048番地から順次読み出し、その内容を
実行することで起動を完了する。 Once the main CPU has finished booting, the sub
Starts the CPU. Main CPU1 output port 3
A command is given to set the selection signal to logic "1" and the reset signal to logic "0". When the reset signal becomes logic "0", the sub CPU 2 starts operating and outputs address 0 as the address. At this time,
When the selection signal is logic “1”, the selection circuit 4 selects the sub CPU.
Address bus 2 is selected and address 0 is output to the boot ROM 8. The selection circuit 7 selects -C and outputs logic "1" as the memory division signal, so that the lower half of the boot ROM 8 is designated. A boot program for the sub CPU 2 is stored in the lower half of the boot ROM 8, and the contents of the program at address 2048 are read out and output as data. The sub CPU 2 outputs address 0, but since the output of the selection circuit 7 is logic "1", the boot ROM outputs address 2048.
At this time, the output buffer 6 is selected by the selection signal, and the above data is sent to the sub-board via the output buffer 6.
It appears on the data bus of CPU2, and sub CPU2 reads it. At this time, since the output buffer 5 is not selected, it has no effect on the data bus of the main CPU 1. As explained above, sub
The CPU 2 sequentially reads out the sub-CPU startup program from address 2048 from the startup ROM 8 and completes the startup by executing the contents.

この様にして単一の起動用ROMで起動（スタ
ート）アドレス（０番地）の同じ２個のCPUの
起動を行うことができ、２以上のCPUの起動も
同様に実現できることは容易に理解されるであろ
う。 It is easy to understand that in this way it is possible to start two CPUs with the same start address (address 0) using a single boot ROM, and that it is also possible to start two or more CPUs in the same way. There will be.

＜効果＞以上説明した様に、本発明のマルチCPU起動
方式によれば、起動アドレスが同じ複数のCPU
（メインCPUおよびサブCPU）から１つのCPU
のアドレス信号を選択出力する第１の選択回路
と、起動用ROMの分割領域を指定するメモリー
分割信号を発生する第２の選択回路とを出力ポー
トの出力信号に基づいて動作させることによつ
て、単一の起動用ROMで、起動アドレスの同じ
複数のCPUを起動できるから、安価で小型電子
機器に適し、かつ低消費電力化を図ることができ
るという利点を有する。<Effects> As explained above, according to the multi-CPU startup method of the present invention, multiple CPUs with the same startup address
(main CPU and sub CPU) to 1 CPU
By operating a first selection circuit that selects and outputs an address signal of , and a second selection circuit that generates a memory division signal that specifies a division area of the boot ROM based on the output signal of the output port. Since a single boot ROM can boot multiple CPUs with the same boot address, it has the advantage of being inexpensive, suitable for small electronic devices, and reducing power consumption.

[Brief explanation of drawings]

第１図は本発明のマルチCPU起動方式を実現
する一実施例のブロツク構成図、第２図は同方式
に採用される単一起動用ROMの一例の詳細図で
ある。１：メインCPU、２：サブCPU、３：出力ポ
ート、４，７：選択回路、５，６：出力バツフ
ア、８：起動用ROM。 FIG. 1 is a block diagram of an embodiment of the multi-CPU startup system of the present invention, and FIG. 2 is a detailed diagram of an example of a single startup ROM employed in the system. 1: Main CPU, 2: Sub CPU, 3: Output port, 4, 7: Selection circuit, 5, 6: Output buffer, 8: Boot ROM.

Claims

[Scope of Claims] 1. In a multi-CPU system comprising a plurality of CPUs having the same startup address, a single startup ROM that separately stores startup programs for each of the CPUs; and one of the plurality of CPUs. The main CPU, which is
Subs that are multiple CPUs other than the main CPU
When the power is turned on, a boot program for the main CPU is read from the boot ROM and the boot program for the main CPU is read out from the boot ROM.
Generates an output signal to start the CPU, and
an output port that reads a startup program for the corresponding sub-CPU from the startup ROM based on a command from the activated main CPU and sequentially generates an output signal for starting the sub-CPU; and an output signal of the output port. Based on the address signal of the main CPU or the corresponding sub
a first selection circuit that selectively outputs a CPU address signal; and a second selection circuit that generates a memory division signal that specifies a division area of the boot ROM based on the output signal of the output port; A multi-CPU that is characterized by starting multiple CPUs with the same boot address using a single boot ROM.
Starting method.