JP3447835B2 - RAM chip identification method - Google Patents

RAM chip identification method

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JP3447835B2
JP3447835B2 JP04449995A JP4449995A JP3447835B2 JP 3447835 B2 JP3447835 B2 JP 3447835B2 JP 04449995 A JP04449995 A JP 04449995A JP 4449995 A JP4449995 A JP 4449995A JP 3447835 B2 JP3447835 B2 JP 3447835B2
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chip
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Description

【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は、例えば内部メモリ及び
増設メモリが複数のメモリバンクにより構成されるコン
ピュータシステムであって、これらのメモリバンクそれ
ぞれに異なるタイプのRAMチップを装着可能なコンピ
ュータシステムに適用して好適なRAMチップ識別方式
に係り、特にシステム立ち上げ時にメモリバンクそれぞ
れのRAMチップの装着有無及び装着されたRAMチッ
プのタイプを判定することにより、内部メモリ及び増設
メモリのメモリ構成を自動的に認識するRAMチップ識
別方式に関する。 【0002】 【従来の技術】近年、携帯が容易でバッテリにより動作
可能なノートブックタイプやラップトップタイプ等のパ
ーソナルコンピュータが種々開発されている。そして、
これらのパーソナルコンピュータのメインメモリとし
て、複数のRAMチップが使用されている。 【0003】このメインメモリは、システムボード上に
標準実装される内部メモリと、ユーザにより必要に応じ
て装着される増設メモリとからなり、内部メモリ及び増
設メモリは、通常複数のメモリバンクにより構成されて
いる。また、これらのメモリバンクに装着されるRAM
チップは、構成、容量等を含む仕様の異なった複数のタ
イプが存在している。 【0004】即ち、これらのメモリバンクそれぞれに、
いずれのタイプのRAMチップを装着するかによって、
内部メモリ及び増設メモリのメモリ構成を容易に設定す
ることが可能となり、より多くの構成パターンをサポー
トできることになる。 【0005】 【発明が解決しようとする課題】しかしながら、従来、
メインメモリの容量を所望の大きさに設定するといった
ような場合には、所定のメモリバンクに所定の容量かつ
構成のRAMチップを装着せざるを得ないことが少なく
ない。これは、システム側でいくつかの装着パターンを
予め保持しており、このパターンに従ってメモリバンク
に装着されるRAMチップのタイプを特定しているため
である。 【0006】即ち、構成、容量等を含む仕様の異なった
複数タイプのRAMチップが存在するにも関わらず、シ
ステム側で動的に各メモリバンクに装着されるRAMチ
ップのタイプを識別する手順を持たないために、システ
ム側でもつ装着パターンの範囲内でのみしかメモリを構
成できず、コンピュータシステムがサポートできるメモ
リの構成パターンが制限されてしまうといった問題があ
った。 【0007】本発明は上記実情に鑑みなされたものであ
り、システム立ち上げ時にメモリバンクそれぞれのRA
Mチップの装着有無及び装着されたRAMチップのタイ
プを判定することによって内部メモリ及び増設メモリの
メモリ構成を自動的に認識し、これによりコンピュータ
システムがより多くの構成パターンをサポート可能とす
るRAMチップ識別方式を提供することを目的とする。 【0008】 【課題を解決するための手段】本発明は、内部メモリ及
び増設メモリが複数のメモリバンクにより構成されるコ
ンピュータシステムであって、これらのメモリバンクそ
れぞれに異なるタイプのRAMチップを装着可能なコン
ピュータシステムのRAMチップ識別方式において、上
記メモリバンクそれぞれのRAMチップの装着有無及び
装着されたRAMチップのタイプを判定する判定手段
と、前記判定手段の判定結果に基づいて上記内部メモリ
及び増設メモリのメモリ構成を認識する手段とを具備
し、前記判定手段は、いずれのローアドレスサイズ又は
カラムアドレスサイズを有するRAMチップにおいても
書き込み可能な第1のアドレスに対して第1のデータの
書き込みを実施し、この書き込み終了後に所定サイズ以
上のローアドレスサイズ又はカラムアドレスサイズを有
するRAMチップのみ書き込み可能で、かつ所定サイズ
のローアドレスサイズ又はカラムアドレスサイズを有し
ないRAMチップについては、上位アドレスの欠損によ
って上記第1のアドレスが指定されるような第2のアド
レスに対して第2のデータの書き込みを実施し、上記第
1及び第2のデータの書き込み終了後に上記第1のアド
レスに保持されたデータを読み出して、その読み出され
たデータの内容からRAMチップの装着有無及び装着さ
れたRAMチップのローアドレスサイズ並びにカラムア
ドレスサイズの少なくとも一方を検出する手段を含む
とを特徴とする。 【0009】 【0010】 【0011】 【作用】本発明の構成によれば、コンピュータシステム
の立ち上げが行われたときに、内部メモリ及び増設メモ
リを構成する複数のメモリバンクそれぞれについて、R
AMチップの装着有無及び装着されたRAMチップのタ
イプを判定し、これによりシステムメモリのメモリ構成
を認識する。 【0012】即ち、例えばメモリバンクに異なるローア
ドレスサイズをもつRAMチップが装着される可能性が
ある場合、まず、いずれのローアドレスサイズを有する
RAMチップにおいても書き込み可能な第1のアドレス
に対して第1のデータの書き込みを行う。 【0013】次に、所定サイズ以上のローアドレスサイ
ズをもつRAMチップのみ書き込み可能で、かつ、この
所定サイズのローアドレスサイズをもたないRAMチッ
プについては、上位アドレスの欠損によって先程書き込
みを実施した第1のアドレスが指定されるような第2の
アドレスに対して第2のデータの書き込みを行う。即
ち、この場合は、所定サイズのローアドレスサイズをも
つRAMチップを想定して第2のデータの書き込みを行
う。 【0014】ここで、この第1のアドレスに保持された
データを読み出して、その内容を検査してみると、RA
Mチップが装着されていない場合には、所定の値(例え
ばハイバリュー)が確認される。また、所定サイズ以上
のローアドレスサイズをもつRAMチップが装着されて
いる場合には、最初に書き込んだ第1のデータが確認さ
れることになる。 【0015】一方、所定サイズのローアドレスサイズを
もたないRAMチップが装着されている場合には、第2
のデータがさらに書き込まれているために、この第2の
データが確認されることになる。 【0016】また、メモリバンクに異なるカラムアドレ
スサイズをもつRAMチップが装着される可能性がある
場合も、上述したローアドレスの場合と同様の手順で識
別可能である。 【0017】即ち、ローアドレスサイズ及びカラムアド
レスサイズの少なくとも一方が異なるRAMチップそれ
ぞれについては、そのタイプを判定することができるこ
ととなり、これによりシステムメモリのメモリ構成を認
識できることとなる。 【0018】 【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図1には、この発明の一実施例に係るパーソ
ナルコンピュータのシステム構成が示されている。この
パーソナルコンピュータは、ラップトップ又はノートブ
ックタイプのシステムであり、図示のように、CPUロ
ーカルバス(プロセッサバス)10A、ISA仕様のシ
ステムバス10B、CPU11、レベルシフト用ゲート
アレイ12、システムメモリ13、表示コントローラ1
4、ビデオメモリ(VRAM)15、およびLCDなど
のフラットパネルディスプレイ16を備えている。 【0019】CPU11は、システム全体の制御を司る
ためのものであり、システムメモリ13に格納された処
理対象のプログラムを実行する。CPU11としては、
3.3V/5V動作可能なもの、例えば、米インテル社
により製造販売されているマイクロプロセッサSL E
nhanced Intel486などが使用されてお
り、そのCPU11には後述の電源コントローラ23に
よって3.3Vの電源電圧が供給されている。このCP
U11のローカルバス10Aには、32ビット幅のデー
タバス、32ビット幅のアドレスバス、および各種ステ
ータス信号線などが定義されている。 【0020】システムメモリ13は、オペレーティング
システム、処理対象のアプリケーションプログラム、お
よびアプリケーションプログラムによって作成されたユ
ーザデータ等を格納する。このシステムメモリ13は、
複数のメモリバンクから構成される内部メモリ及び増設
メモリからなっており、これらのメモリバンクにはいず
れかのタイプのRAMチップが選択装着されている。こ
のシステムメモリ13のメモリ構成の識別が本発明の特
徴とするところであり、これについては、図2以降を参
照して詳述する。 【0021】レベルシフト用ゲートアレイ12は、CP
Uローカルバス10A内に定義された32ビットデータ
バスとシステムメモリ13との間に接続されており、そ
の間を転送するデータ信号の電圧レベルを3.3Vから
5V、または5Vから3.3Vに変換する。データ信号
の電圧レベル変換は、レベルシフト用ゲートアレイ12
内のバッファ回路によって実行される。また、CPUバ
スサイクルとシステムメモリ13のリードアクセスサイ
クルとの非同期実行を可能にするために、バッファ回路
にはシステムメモリ13からのリードデータをラッチす
るデータラッチ機能が設けられている。 【0022】表示コントローラ14は、STNモノク
ロ、STNカラー、またはTFTカラーLCDパネルな
どから構成されるフラットパネルディスプレイ16を表
示制御するためのものであり、CPUローカルバス10
Aを介してCPU11から表示データを受け取り、それ
をビデオメモリ(VRAM)15に書き込む。 【0023】システムバス10Bには、BIOS RO
M17、システムコントローラ18、およびI/Oコン
トローラ19が接続されている。BIOS ROM17
は、システムBIOS(Basic I/O System )を
格納するためのものであり、プログラム書き替えが可能
なようにフラッシュメモリによって構成されている。シ
ステムBIOSには、電源投入時に実行されるIRTル
ーチン、各種I/Oデバイスを制御するためのデバイス
ドライバ、システム管理プログラム、およびセットアッ
ププログラムなどが含まれている。 【0024】システムコントローラ18は、CPUロー
カルバス10Aとシステムバス10B間を接続するブリ
ッジ装置、およびシステム内の各種メモリを制御するメ
モリ制御ロジック等から構成されている。 【0025】I/Oコントローラ19は、シリアルポー
ト20に接続されるI/O機器等の制御、およびパラレ
ルポート(プリンタポート)21に接続されるプリンタ
/外部FDD等の制御、および3.5インチの内蔵FD
D22の制御を行なう。また、このI/Oコントローラ
19には、直接メモリアクセス制御のためのDMAコン
トローラが2個、割り込みコントローラ(PIC;Pro
grammable Interrupt Controller )が2個、シス
テムタイマ(PIT;Programmable Interval Timer
)が1個、シリアルI/Oコントローラ(SIO;S
erial Input/Output Controller )が2個、フロッ
ピーディスクコントローラ(FDC)が1個内蔵されて
いる。 【0026】さらに、I/Oコントローラ19には、電
源コントローラ(PSC)23とCPU11との通信の
ために利用されるI/Oレジスタ群、およびパラレルポ
ート21の環境設定のためのI/Oレジスタ群なども設
けられている。 【0027】システムバス10Bには、さらに、内蔵H
DD24、リアルタイムクロック(RTC)25、キー
ボードコントローラ(KBC)26、PCMCIAコン
トローラ27、CD−ROM34、およびサウンドカー
ド35が接続されている。 【0028】リアルタイムクロック(RTC)25は、
独自の動作用電池を持つ時計モジュールであり、その電
池から常時電源が供給されるCMOS構成のスタティッ
クRAM(CMOSメモリと称する)を有している。こ
のCMOSメモリは、システム動作環境を示す環境設定
情報の保存等に利用される。 【0029】キーボードコントローラ(KBC)26
は、コンピュータ本体に組み込まれている内蔵キーボー
ド29を制御するためのものであり、内蔵キーボード2
9のキーマトリクスをスキャンして押下キーに対応する
信号を受けとり、それを所定のキーコード(スキャンコ
ード)に変換する。 【0030】また、キーボードコントローラ26は、オ
プション接続される外部キーボード30を制御する機
能、および専用プロセッサ(IPSコントローラ)28
を用いてポインティングステイック31、およびマウス
32を制御する機能を有している。ポインティングステ
イック31は、内蔵キーボード29のキーボードユニッ
トと一体化されて設けられている。 【0031】PCMCIAコントローラ27は、オプシ
ョン装着されるJEIDA/PCMCIA仕様のPCカ
ード33のアクセス制御を行う。サウンドカード25は
PCM音源、および音声信号のデジタル信号処理回路な
どを備えており、このサウンドカード25にはライン入
力端子36、ライン出力端子37、ヘッドホン端子3
8、マイク端子39、およびジョイスティック端子40
が接続されている。 【0032】いま、同実施例に係るパーソナルコンピュ
ータのシステムメモリ13のメモリ構成として、図2に
示すようにc〜Edの10タイプを想定し、かつ各メモ
リバンク(図2にはロウアドレスストローブ信号線(R
AS0〜RAS5)により示されている)に装着される
RAMチップのタイプは、図3に示す(1)〜(3)の
3タイプの中のいずれかであると想定する。 【0033】即ち、(1)〜(3)のRAMチップは、
ローアドレスサイズ及びカラムアドレスサイズの少なく
とも一方が異なるものということになる。ここで、図4
及び図5を参照して同実施例の動作手順及び動作原理を
説明する。 【0034】このRAMチップ識別処理は、システムの
立ち上げ時等に実施されるものであり、まず検査対象の
メモリバンク(RASn)をイネーブルにし、アクセス
可能な状態とする(図4のステップS1)。 【0035】次に、アドレス"00000000H" に"5A5A5A5A
H" を書き込み(図4のステップS2)、引き続いてア
ドレス"00000400H" に"A5A5A5A5H" を書き込む(図4の
ステップS3)。なお、これらの書き込みは、カラムア
ドレスサイズが9であるRAMチップを想定して行われ
る。 【0036】同実施例のコンピュータシステムは、ダブ
ルワードアクセスを想定しているため、RAMチップの
タイプ(1)〜(3)それぞれのローアドレス及びカラ
ムアドレスの配置は図5に示すようになる。従って、ア
ドレス"00000400H" への書き込みの際、タイプ(3)の
RAMチップでは先頭の1ビットが欠損することにな
り、結果としてアドレス"00000000H" に書き込むことと
なる。 【0037】ここで、アドレス"00000000H" に保持され
たデータを読み出して(図4のステップS4)、その内
容を検査する(図4のステップS5)。このメモリバン
クにRAMチップが装着されていない場合には、"FFFFF
FFFH"が確認されることになり、その結果、このメモリ
バンクにはいずれのタイプのRAMチップも装着されて
いないことが判明する(図4のステップS6)。 【0038】また、"A5A5A5A5H" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭1ビ
ットが欠損したことを示しており、その結果、このメモ
リバンクにはタイプ(3)のRAMチップが装着されて
いることが判明する(図4のステップS7)。 【0039】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00000400H" への書き込みの際、先頭1ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ(1)又はタイプ(2)のいずれかのRAM
チップが装着されていることが判明し、検査を継続す
る。 【0040】即ち、今度はアドレス"00000000H" に"5A5
A5A5AH" を書き込み(図4のステップS8)、引き続い
てアドレス"00400000H" に"A5A5A5A5H" を書き込む(図
4のステップS9)。なお、これらの書き込みは、カラ
ムアドレスが10であり、かつローアドレスサイズが1
1であるRAMチップを想定して行われる。 【0041】図5と同様に、RAMチップのタイプ
(1)〜(3)それぞれのローアドレス及びカラムアド
レスの配置は図6に示すようになり、従って、アドレ
ス"00400000H" への書き込みの際、タイプ(1)のRA
Mチップでは先頭の1ビットが欠損することになり、結
果としてアドレス"00000000H" に書き込むこととなる。 【0042】ここで、アドレス"00000000H" に保持され
たデータを読み出して(図4のステップS10)、その
内容を検査する(図4のステップS11)。このと
き、"A5A5A5A5H" が確認された場合には、アドレス"004
00000H" への書き込みの際、先頭1ビットが欠損したこ
とを示しており、その結果、このメモリバンクにはタイ
プ(1)のRAMチップが装着されていることが判明す
る(図4のステップS12)。 【0043】一方、"5A5A5A5AH" が確認された場合に
は、アドレス"00400000H" への書き込みの際、先頭1ビ
ットの欠損が発生しなかったことを示しており、この結
果、タイプ(2)のRAMチップが装着されていること
が判明する(図4のステップS13)。 【0044】これにより、検査対象のメモリバンクのR
AMチップの装着有無と、装着されたRAMチップのタ
イプとが識別されることになる。また、このRAMチッ
プ識別処理は、すべてのメモリバンクについて行われ
(図4のステップS14)、この結果、このコンピュー
タシステムのシステムメモリ13のメモリ構成が、図2
に示す構成の中のいずれの構成であるのかを判別できる
ことになる。 【0045】以上のように、同実施例のシステムにおい
ては、システムメモリ13のメモリ構成を決め打ちで特
定するようなことなしに動的に判別可能となり、より多
くの構成パターンをサポートできることになる。 【0046】 【発明の効果】以上詳記したように本発明によれば、内
部メモリ及び増設メモリを構成する複数のメモリバンク
それぞれのRAMチップの装着有無及び装着されたRA
Mチップのタイプが判定可能となり、内部メモリ及び増
設メモリのメモリ構成を自動的に認識することができる
ことになる。従って、コンピュータシステムは、より多
くのシステムメモリの構成パターンをサポートできるこ
とになる。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer system in which, for example, an internal memory and an extension memory are constituted by a plurality of memory banks, each of which has a different type. The present invention relates to a suitable RAM chip identification method applied to a computer system capable of mounting the RAM chip of the present invention, and in particular, by determining whether or not a RAM chip is mounted in each memory bank and the type of the mounted RAM chip at system startup, The present invention relates to a RAM chip identification method for automatically recognizing a memory configuration of an internal memory and an additional memory. 2. Description of the Related Art In recent years, various types of personal computers, such as a notebook type and a laptop type, which are easily portable and can be operated by a battery, have been developed. And
A plurality of RAM chips are used as a main memory of these personal computers. The main memory comprises an internal memory which is mounted on a system board as standard, and an additional memory which is mounted as needed by a user. The internal memory and the additional memory are usually constituted by a plurality of memory banks. ing. Also, the RAM mounted on these memory banks
A plurality of types of chips having different specifications including a configuration, a capacity, and the like exist. That is, in each of these memory banks,
Depending on which type of RAM chip is installed,
The memory configurations of the internal memory and the additional memory can be easily set, and more configuration patterns can be supported. [0005] However, conventionally,
In the case where the capacity of the main memory is set to a desired size, it is often necessary to attach a RAM chip having a predetermined capacity and configuration to a predetermined memory bank. This is because some mounting patterns are stored in the system in advance, and the type of the RAM chip mounted on the memory bank is specified in accordance with the patterns. That is, despite the existence of a plurality of types of RAM chips having different specifications including the configuration, capacity, etc., the system dynamically identifies the type of RAM chip mounted on each memory bank. Since there is no memory, the memory can be configured only within the range of the mounting pattern possessed by the system, and there is a problem that the configuration pattern of the memory that the computer system can support is limited. [0007] The present invention has been made in view of the above circumstances, and the RA of each memory bank at the time of system startup.
A RAM chip that automatically recognizes the memory configuration of the internal memory and the additional memory by determining whether or not the M chip is mounted and the type of the mounted RAM chip, so that the computer system can support more configuration patterns. The purpose is to provide an identification scheme. SUMMARY OF THE INVENTION The present invention is a computer system in which an internal memory and an additional memory are constituted by a plurality of memory banks, and different types of RAM chips can be mounted in these memory banks. Determining means for determining whether or not a RAM chip is mounted in each of the memory banks and the type of the mounted RAM chip, and the internal memory and the additional memory based on the determination result of the determining means. Means for recognizing the memory configuration of any one of the row address sizes,
RAM chip with column address size
For the first writable address, the first data
Write, and after this writing is completed,
With the above row address size or column address size
Write only the RAM chip to be written
Has a row address size or column address size
For RAM chips that do not have
A second address such that the first address is specified.
Write the second data to the
After the writing of the first and second data is completed, the first address
Reads the data held in the
Based on the contents of the data
Address size and column address of the RAM chip
And a means for detecting at least one of the dress sizes . According to the structure of the present invention, when the computer system starts up, R is set for each of the plurality of memory banks constituting the internal memory and the additional memory.
The presence or absence of the AM chip and the type of the mounted RAM chip are determined, and the memory configuration of the system memory is recognized based on the determination. That is, for example, when there is a possibility that a RAM chip having a different row address size may be mounted on a memory bank, first, a writable first address is applied to a RAM chip having any row address size. First data is written. Next, for a RAM chip having a row address size equal to or larger than a predetermined size, writing is possible, and for a RAM chip not having the row address size of the predetermined size, writing was performed earlier due to a lack of an upper address. The second data is written to a second address at which the first address is specified. That is, in this case, the second data is written assuming a RAM chip having a predetermined row address size. Here, when the data held at the first address is read and its contents are examined, RA
When the M chip is not mounted, a predetermined value (for example, high value) is confirmed. When a RAM chip having a row address size equal to or larger than a predetermined size is mounted, the first data written first is confirmed. On the other hand, if a RAM chip having no predetermined row address size is mounted, the second
Since this data is further written, this second data is confirmed. Also, when there is a possibility that a RAM chip having a different column address size may be mounted on a memory bank, it can be identified by the same procedure as in the case of the row address described above. That is, the type of each RAM chip having at least one of a row address size and a column address size can be determined, whereby the memory configuration of the system memory can be recognized. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a system configuration of a personal computer according to an embodiment of the present invention. This personal computer is a laptop or notebook type system, and includes a CPU local bus (processor bus) 10A, an ISA system bus 10B, a CPU 11, a level shift gate array 12, a system memory 13, Display controller 1
4, a video memory (VRAM) 15 and a flat panel display 16 such as an LCD. The CPU 11 controls the entire system, and executes a program to be processed stored in the system memory 13. As the CPU 11,
3.3 V / 5 V operable, such as microprocessor SL E manufactured and sold by Intel Corporation
An enhanced intelligent 486 or the like is used, and a power supply voltage of 3.3 V is supplied to the CPU 11 by a power supply controller 23 described later. This CP
The local bus 10A of U11 defines a 32-bit data bus, a 32-bit address bus, various status signal lines, and the like. The system memory 13 stores an operating system, an application program to be processed, user data created by the application program, and the like. This system memory 13
It comprises an internal memory and an additional memory composed of a plurality of memory banks, and any type of RAM chip is selectively mounted on these memory banks. The identification of the memory configuration of the system memory 13 is a feature of the present invention, and will be described in detail with reference to FIG. The level shift gate array 12 has a CP
It is connected between a 32-bit data bus defined in the U local bus 10A and the system memory 13, and converts the voltage level of a data signal transferred between the buses from 3.3V to 5V or from 5V to 3.3V. I do. The voltage level conversion of the data signal is performed by the level shift gate array 12.
This is performed by the buffer circuit inside. Further, in order to enable asynchronous execution of the CPU bus cycle and the read access cycle of the system memory 13, the buffer circuit is provided with a data latch function of latching read data from the system memory 13. The display controller 14 is for controlling the display of a flat panel display 16 composed of an STN monochrome, STN color or TFT color LCD panel and the like.
The display data is received from the CPU 11 via A and written into the video memory (VRAM) 15. The system bus 10B has a BIOS RO
M17, a system controller 18, and an I / O controller 19 are connected. BIOS ROM17
Is for storing a system BIOS (Basic I / O System), and is constituted by a flash memory so that a program can be rewritten. The system BIOS includes an IRT routine executed when the power is turned on, a device driver for controlling various I / O devices, a system management program, a setup program, and the like. The system controller 18 includes a bridge device for connecting the CPU local bus 10A and the system bus 10B, a memory control logic for controlling various memories in the system, and the like. The I / O controller 19 controls I / O devices and the like connected to the serial port 20, controls a printer / external FDD connected to the parallel port (printer port) 21, and 3.5 inches. Built-in FD
D22 is controlled. The I / O controller 19 has two DMA controllers for direct memory access control, and an interrupt controller (PIC; Pro).
2 grammable interrupters (controllers) and a system timer (PIT; Programmable Interrupter Timer)
), One serial I / O controller (SIO; S
Two serial input / output controllers and one floppy disk controller (FDC) are included. Further, the I / O controller 19 includes an I / O register group used for communication between the power supply controller (PSC) 23 and the CPU 11, and an I / O register for setting the environment of the parallel port 21. Groups are also provided. The system bus 10B further includes a built-in H
A DD 24, a real-time clock (RTC) 25, a keyboard controller (KBC) 26, a PCMCIA controller 27, a CD-ROM 34, and a sound card 35 are connected. The real-time clock (RTC) 25 is
The timepiece module has its own operation battery, and has a CMOS static RAM (referred to as CMOS memory) to which power is constantly supplied from the battery. This CMOS memory is used for storing environment setting information indicating the system operating environment. Keyboard controller (KBC) 26
Is for controlling the built-in keyboard 29 built in the computer main body.
9 is scanned to receive a signal corresponding to a pressed key and convert it into a predetermined key code (scan code). The keyboard controller 26 has a function of controlling an optional external keyboard 30 and a dedicated processor (IPS controller) 28.
Has a function of controlling the pointing stick 31 and the mouse 32 by using the mouse. The pointing stick 31 is provided integrally with the keyboard unit of the built-in keyboard 29. The PCMCIA controller 27 controls access to a PC card 33 of JEIDA / PCMCIA specifications which is installed as an option. The sound card 25 includes a PCM sound source, a digital signal processing circuit for audio signals, and the like. The sound card 25 includes a line input terminal 36, a line output terminal 37, and a headphone terminal 3.
8, microphone terminal 39 and joystick terminal 40
Is connected. Now, as shown in FIG. 2, it is assumed that the system memory 13 of the personal computer according to the present embodiment has ten memory types c to Ed, and each memory bank (FIG. 2 shows a row address strobe signal). Line (R
Assume that the type of the RAM chip to be mounted on the AS (shown by AS0 to RAS5) is one of the three types (1) to (3) shown in FIG. That is, the RAM chips (1) to (3)
This means that at least one of the row address size and the column address size is different. Here, FIG.
The operation procedure and operation principle of the embodiment will be described with reference to FIG. This RAM chip identification processing is performed at the time of starting up the system or the like. First, the memory bank (RASn) to be inspected is enabled to make it accessible (step S1 in FIG. 4). . Next, "5A5A5A5A" is added to the address "00000000H".
H "(step S2 in FIG. 4), and then" A5A5A5A5H "is written into the address" 00000400H "(step S3 in FIG. 4.) Note that these writes assume a RAM chip having a column address size of 9. Since the computer system of this embodiment assumes double word access, the arrangement of the row address and column address for each of the RAM chip types (1) to (3) is shown in FIG. Therefore, when writing to the address “00000400H”, the first bit is lost in the type (3) RAM chip, resulting in writing to the address “00000000H”. At this time, the data held at the address "00000000H" is read out (step S4 in FIG. 4), and its contents are checked (step S4 in FIG. 4). 5). If this memory bank in the RAM chip is not mounted, "FFFFF
FFFH "is confirmed, and as a result, it is found that no RAM chip of any type is mounted on this memory bank (step S6 in FIG. 4)." A5A5A5A5H " If confirmed, this indicates that the first bit was lost when writing to the address "00000400H". As a result, a RAM chip of type (3) was mounted in this memory bank. (Step S7 in FIG. 4) On the other hand, if "5A5A5A5AH" is confirmed, it indicates that the leading one bit was not lost when writing to the address "00000400H". As a result, either type (1) or type (2) RAM
The chip is found to be mounted, and the inspection is continued. That is, this time, the address “00000000H” is set to “5A5
"A5A5AH" is written (step S8 in FIG. 4), and subsequently "A5A5A5A5H" is written into the address "00400000H" (step S9 in FIG. 4) In these writes, the column address is 10 and the row address size is Is 1
This is performed on the assumption that the RAM chip is 1. Similar to FIG. 5, the layout of the row address and column address of each of the RAM chip types (1) to (3) is as shown in FIG. 6, and therefore, when writing to the address "00400000H", RA of type (1)
In the M chip, the first bit is lost, and as a result, data is written to the address “00000000H”. Here, the data held at the address "00000000H" is read out (step S10 in FIG. 4), and its contents are inspected (step S11 in FIG. 4). At this time, if "A5A5A5A5H" is confirmed, the address "004
00000H "indicates that the first bit has been lost. As a result, it is determined that a RAM chip of type (1) is mounted in this memory bank (step S12 in FIG. 4). On the other hand, if "5A5A5A5AH" is confirmed, it indicates that the leading one bit has not been lost when writing to the address "00400000H", and as a result, the type (2 (Step S13 in FIG. 4) It is found out that the RAM chip of the memory bank to be inspected is mounted.
Whether the AM chip is mounted and the type of the mounted RAM chip are identified. The RAM chip identification process is performed for all the memory banks (step S14 in FIG. 4). As a result, the memory configuration of the system memory 13 of the computer system is changed to the configuration shown in FIG.
It can be determined which of the configurations shown in FIG. As described above, in the system according to this embodiment, the memory configuration of the system memory 13 can be dynamically determined without having to specify the memory configuration, and a larger number of configuration patterns can be supported. . As described above in detail, according to the present invention, the presence / absence of the mounting of the RAM chip in each of the plurality of memory banks constituting the internal memory and the additional memory, and the mounted RA
The type of the M chip can be determined, and the memory configuration of the internal memory and the additional memory can be automatically recognized. Therefore, the computer system can support more system memory configuration patterns.

【図面の簡単な説明】 【図1】本発明の実施例に係るパーソナルコンピュータ
のシステム構成を示す図。 【図2】同実施例に係るパーソナルコンピュータに想定
されるシステムメモリの構成パターンを示す図。 【図3】同実施例に係るパーソナルコンピュータの各メ
モリバンクに装着されるRAMチップの構成パターンを
示す図。 【図4】同実施例に係るパーソナルコンピュータの動作
手順を説明するためのフローチャート。 【図5】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【図6】同実施例に係るパーソナルコンピュータの動作
原理を説明するための概念図。 【符号の説明】 11…CPU、13…システムメモリ、25…RTC。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing a system configuration of a personal computer according to an embodiment of the present invention. FIG. 2 is an exemplary view showing a configuration pattern of a system memory assumed in the personal computer according to the embodiment; FIG. 3 is an exemplary view showing a configuration pattern of a RAM chip mounted on each memory bank of the personal computer according to the embodiment. FIG. 4 is an exemplary flowchart for explaining the operation procedure of the personal computer according to the embodiment. FIG. 5 is an exemplary conceptual diagram for explaining the operation principle of the personal computer according to the embodiment. FIG. 6 is an exemplary conceptual view for explaining the operation principle of the personal computer according to the embodiment. [Description of Signs] 11 CPU, 13 system memory, 25 RTC.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 12/06 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) G06F 12/06

Claims (1)

(57)【特許請求の範囲】 【請求項1】 内部メモリ及び増設メモリが複数のメモ
リバンクにより構成されるコンピュータシステムであっ
て、これらのメモリバンクそれぞれに異なるタイプのR
AMチップを装着可能なコンピュータシステムのRAM
チップ識別方式において、 上記メモリバンクそれぞれのRAMチップの装着有無及
び装着されたRAMチップのタイプを判定する判定手段
と、前記判定手段 の判定結果に基づいて上記内部メモリ及び
増設メモリのメモリ構成を認識する手段とを具備し、前記判定手段は、いずれのローアドレスサイズ又はカラ
ムアドレスサイズを有するRAMチップにおいても書き
込み可能な第1のアドレスに対して第1のデータの書き
込みを実施し、この書き込み終了後に所定サイズ以上の
ローアドレスサイズ又はカラムアドレスサイズを有する
RAMチップのみ書き込み可能で、かつ所定サイズのロ
ーアドレスサイズ又はカラムアドレスサイズを有しない
RAMチップについては、上位アドレスの欠損によって
上記第1のアドレスが指定されるような第2のアドレス
に対して第2のデータの書き込みを実施し、上記第1及
び第2のデータの書き込み終了後に上記第1のアドレス
に保持されたデータを読み出して、その読み出されたデ
ータの内容からRAMチップの装着有無及び装着された
RAMチップのローアドレスサイズ並びにカラムアドレ
スサイズの少なくとも一方を検出する手段を含む ことを
特徴とするRAMチップ識別方式。
(57) [Claim 1] A computer system in which an internal memory and an additional memory are constituted by a plurality of memory banks, each of which has a different type of R
RAM of computer system to which AM chip can be mounted
In the chip identification method, determining means for determining whether or not a RAM chip is mounted in each of the memory banks and the type of the mounted RAM chip, and recognizing a memory configuration of the internal memory and the additional memory based on a determination result of the determining means Means for determining which row address size or color
Write on a RAM chip with
Write first data to a writeable first address
After the end of this writing,
Has row address size or column address size
Only a RAM chip can be written and
-Does not have address size or column address size
For RAM chips, due to lack of upper address
A second address such that the first address is specified
The second data is written to the
After the writing of the second data, the first address
Read the data held in the
From the contents of the data, whether or not the RAM chip is
Row address size and column address of RAM chip
A means for detecting at least one of the size of the RAM chip.
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