JPS643271B2 - - Google Patents
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- JPS643271B2 JPS643271B2 JP1432481A JP1432481A JPS643271B2 JP S643271 B2 JPS643271 B2 JP S643271B2 JP 1432481 A JP1432481 A JP 1432481A JP 1432481 A JP1432481 A JP 1432481A JP S643271 B2 JPS643271 B2 JP S643271B2
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- 239000011159 matrix material Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明はデイスプレイ装置に関し、特に文字あ
るいは図形を表示するドツトマトリクス方式の
CRTデイスプレイ装置に関する。
るいは図形を表示するドツトマトリクス方式の
CRTデイスプレイ装置に関する。
ドツトマトリクス方式CRTデイスプレイ装置
は、１画面内に表示する情報量（ドツト数）が多
くなると１ドツトあたりの表示時間が短くなるた
め、場合によつて表示が見にくくなるという状態
が発生する。これを少し詳細に説明すると、前述
の情報量が多くなるのは、(1)１画面内に表示する
文字数を50文字／行×12行から80文字／行×32行
に増すというような場合と、(2)１画面内の文字数
は変えず、各文字を構成するドツト数を例えば５
ドツト×７ドツトから10ドツト×14ドツトに増す
という場合とがある。いずれの場合にも１画面内
に表示されるドツト数は大幅に増加し、それに逆
比例して１ドツトあたりの表示時間が短くなる。
表示時間が短くなると、CRT画面上でドツトの
輝度が所定の値まで到達しないうちに表示時間が
終了してしまうことになり、表示が不完全になり
見にくくなるという問題が生ずる。例えば、図形
が走査線方向に２ドツト以上連続している場合に
は問題ないが、非表示ドツトが連続し、次に表示
ドツトが１ドツトだけあつて、次がまた非表示ド
ツトが連続するというような場合に前記表示ドツ
トが見にくくなる。
は、１画面内に表示する情報量（ドツト数）が多
くなると１ドツトあたりの表示時間が短くなるた
め、場合によつて表示が見にくくなるという状態
が発生する。これを少し詳細に説明すると、前述
の情報量が多くなるのは、(1)１画面内に表示する
文字数を50文字／行×12行から80文字／行×32行
に増すというような場合と、(2)１画面内の文字数
は変えず、各文字を構成するドツト数を例えば５
ドツト×７ドツトから10ドツト×14ドツトに増す
という場合とがある。いずれの場合にも１画面内
に表示されるドツト数は大幅に増加し、それに逆
比例して１ドツトあたりの表示時間が短くなる。
表示時間が短くなると、CRT画面上でドツトの
輝度が所定の値まで到達しないうちに表示時間が
終了してしまうことになり、表示が不完全になり
見にくくなるという問題が生ずる。例えば、図形
が走査線方向に２ドツト以上連続している場合に
は問題ないが、非表示ドツトが連続し、次に表示
ドツトが１ドツトだけあつて、次がまた非表示ド
ツトが連続するというような場合に前記表示ドツ
トが見にくくなる。
本発明の目的は、従来のドツトマトリクス方式
のCRTデイスプレイ装置の上述の如き問題を解
消し、表示ドツトを見やすくしたデイスプレイ装
置を提供することにある。
のCRTデイスプレイ装置の上述の如き問題を解
消し、表示ドツトを見やすくしたデイスプレイ装
置を提供することにある。
本発明の上記目的は、ドツトマトリクス方式の
CRTデイスプレイ装置において、表示ドツトの
輝度を制御する手段と、走査線方向に沿つて表示
すべきドツトの前後に位置する２ドツトがともに
無表示の場合に信号を出力する回路とを設けて、
前記回路から信号が出力された場合には前記輝度
制御手段を駆動して前記表示すべきドツトの表示
出力の輝度を調整するようにしたデイスプレイ装
置によつて達成される。
CRTデイスプレイ装置において、表示ドツトの
輝度を制御する手段と、走査線方向に沿つて表示
すべきドツトの前後に位置する２ドツトがともに
無表示の場合に信号を出力する回路とを設けて、
前記回路から信号が出力された場合には前記輝度
制御手段を駆動して前記表示すべきドツトの表示
出力の輝度を調整するようにしたデイスプレイ装
置によつて達成される。
以下、本発明を図面に基いて詳細に説明する。
第１図は、本発明の一実施例を示すCRTデイ
スプレイ装置の図形パターン発生部のブロツク図
である。図において１はシフトレジスタ、２，
３，４は表示信号、５はバツフアゲート、６はア
ンド回路、７は輝度制御回路、８は表示出力信
号、９は制御回路を示している。
スプレイ装置の図形パターン発生部のブロツク図
である。図において１はシフトレジスタ、２，
３，４は表示信号、５はバツフアゲート、６はア
ンド回路、７は輝度制御回路、８は表示出力信
号、９は制御回路を示している。
シフトレジスタ１は、IN端子より入力される
データを、CLOCK端子に入力されるパルス信号
により取り込むもので、例えば前記パルス信号に
同期して、データＡ，Ｂ，ＣおよびＤが入力され
る場合には、まず、データＡが取り込まれると
OUT3端子に該データＡが出力される。次のパル
ス信号でデータＢが取り込まれると、OUT3端子
に該データＢが、そしてOUT2端子に前記データ
Ａが出力される。引き続きパルス信号がCLOCK
端子に入力され、これによりデータＣ，Ｄが取り
込まれると、OUT0、OUT1、OUT2、OUT3の
各端子にそれぞれデータＡ，Ｂ，ＣおよびＤが出
力される。RESET端子は本レジスタOUT0〜
OUT3端子の出力をクリアするものである。
データを、CLOCK端子に入力されるパルス信号
により取り込むもので、例えば前記パルス信号に
同期して、データＡ，Ｂ，ＣおよびＤが入力され
る場合には、まず、データＡが取り込まれると
OUT3端子に該データＡが出力される。次のパル
ス信号でデータＢが取り込まれると、OUT3端子
に該データＢが、そしてOUT2端子に前記データ
Ａが出力される。引き続きパルス信号がCLOCK
端子に入力され、これによりデータＣ，Ｄが取り
込まれると、OUT0、OUT1、OUT2、OUT3の
各端子にそれぞれデータＡ，Ｂ，ＣおよびＤが出
力される。RESET端子は本レジスタOUT0〜
OUT3端子の出力をクリアするものである。
表示信号については、これが“１”のときに
は、CRT画面上にドツトが表示され、“０”のと
きは表示されない。表示信号２により表示される
べきドツトがCRT画面上のある位置に表示され
るとした場合、表示信号３により表示されるべき
ドツトは前記位置の次の位置に、また、表示信号
４により表示されるべきドツトは前記位置の手前
の位置にそれぞれ表示されるものである。
は、CRT画面上にドツトが表示され、“０”のと
きは表示されない。表示信号２により表示される
べきドツトがCRT画面上のある位置に表示され
るとした場合、表示信号３により表示されるべき
ドツトは前記位置の次の位置に、また、表示信号
４により表示されるべきドツトは前記位置の手前
の位置にそれぞれ表示されるものである。
アンド回路６は、表示信号３および表示信号４
がともに“０”のときにその出力が“１”とな
り、どちらか一方あるいは両方が“１”のときは
その出力が“０”となるように構成されている。
輝度制御回路７は抵抗分割方式による制御回路で
あり、バツフアゲート５の出力（表示信号２）と
アンド回路６の出力とがともに“１”のとき駆動
されて、表示出力信号８を高輝度信号とするが、
上記両出力のうちのどちらか一方あるいは両方が
“０”のときは表示出力信号８は、低輝度信号と
して出力される。表示出力信号８は、CRT駆動
回路（図示してない）に入力される。
がともに“０”のときにその出力が“１”とな
り、どちらか一方あるいは両方が“１”のときは
その出力が“０”となるように構成されている。
輝度制御回路７は抵抗分割方式による制御回路で
あり、バツフアゲート５の出力（表示信号２）と
アンド回路６の出力とがともに“１”のとき駆動
されて、表示出力信号８を高輝度信号とするが、
上記両出力のうちのどちらか一方あるいは両方が
“０”のときは表示出力信号８は、低輝度信号と
して出力される。表示出力信号８は、CRT駆動
回路（図示してない）に入力される。
上述の如き構成を有する本実施例装置の動作の
概要を説明する。制御回路９より出力された図形
パターンを構成するドツト信号は、シフトレジス
タ１に取り込まれる。例えば、制御回路９から
ａ，ｂ，ｃ，ｄが順次出力されたとすると、シフ
トレジスタ１の各出力端子OUT0、OUT1および
OUT2の出力は、前述の如く順次シフトしながら
第２図に示す如く変化して行く。OUT1の出力で
ある表示信号２はバツフアゲート５、輝度制御回
路７を介してCRT画面上に表示される。
概要を説明する。制御回路９より出力された図形
パターンを構成するドツト信号は、シフトレジス
タ１に取り込まれる。例えば、制御回路９から
ａ，ｂ，ｃ，ｄが順次出力されたとすると、シフ
トレジスタ１の各出力端子OUT0、OUT1および
OUT2の出力は、前述の如く順次シフトしながら
第２図に示す如く変化して行く。OUT1の出力で
ある表示信号２はバツフアゲート５、輝度制御回
路７を介してCRT画面上に表示される。
第３図は、CRT画面上のデイスプレイのドツ
ト表示を示すもので、(a)はドツト（０）、(1)およ
び(5)は無表示Ｎ（点線で示されている。）、ドツト
(2)、(3)および(4)が表示されているＬ（実線で示さ
れている。）状態を示している。このようなドツ
トパターンを構成すべき図形パターンが前記制御
回路９から出力されたとした場合、第２図を参考
にしてこれをシフトレジスタ１の各出力端子の出
力およびアンド回路６の出力に変換すると、第４
図の如くなる。第４図によれば、アンド回路６の
出力が“１”となるときはOUT1端子の出力（表
示信号２）は、必ず“０”であり、OUT1端子の
出力が“１”のときは、アンド回路６の出力が
“０”であるから、輝度制御回路７は駆動されず、
CRT画面上に高輝度表示されるドツトはない。
すなわち、表示ドツトが２ドツト以上連続して存
在するときは、これらは低輝度表示される。
ト表示を示すもので、(a)はドツト（０）、(1)およ
び(5)は無表示Ｎ（点線で示されている。）、ドツト
(2)、(3)および(4)が表示されているＬ（実線で示さ
れている。）状態を示している。このようなドツ
トパターンを構成すべき図形パターンが前記制御
回路９から出力されたとした場合、第２図を参考
にしてこれをシフトレジスタ１の各出力端子の出
力およびアンド回路６の出力に変換すると、第４
図の如くなる。第４図によれば、アンド回路６の
出力が“１”となるときはOUT1端子の出力（表
示信号２）は、必ず“０”であり、OUT1端子の
出力が“１”のときは、アンド回路６の出力が
“０”であるから、輝度制御回路７は駆動されず、
CRT画面上に高輝度表示されるドツトはない。
すなわち、表示ドツトが２ドツト以上連続して存
在するときは、これらは低輝度表示される。
次に、第３図ｂは、ドツト(3)のみが表示されて
おり、他は無表示という場合である。これを前と
同様にシフトレジスタ１の各出力端子およびアン
ド回路６の出力に変換すると、第５図の如くな
る。第５図によれば、OUT1端子の出力が“１”
になる場合アンド回路６の出力も“１”であるの
で、本信号により輝度制御回路７が駆動されて表
示出力信号８が高輝度信号となり、CRT画面上
でドツト(3)が高輝度表示される。すなわち、無表
示ドツトに囲まれた単独の表示ドツトは、第３図
ｂにＨで示される如く、高輝度表示される。
おり、他は無表示という場合である。これを前と
同様にシフトレジスタ１の各出力端子およびアン
ド回路６の出力に変換すると、第５図の如くな
る。第５図によれば、OUT1端子の出力が“１”
になる場合アンド回路６の出力も“１”であるの
で、本信号により輝度制御回路７が駆動されて表
示出力信号８が高輝度信号となり、CRT画面上
でドツト(3)が高輝度表示される。すなわち、無表
示ドツトに囲まれた単独の表示ドツトは、第３図
ｂにＨで示される如く、高輝度表示される。
以上述べた如く、本発明によれば、ドツトマト
リクス方式のCRTデイスプレイ装置において、
表示ドツトの輝度を制御する輝度制御手段と、走
査線方向に沿つて表示すべきドツトの前後に位置
する２ドツトがともに無表示の場合に信号を出力
する回路とを設けて、前記回路から信号が出力さ
れた場合には、前記輝度制御手段を駆動して前記
表示すべきドツトの表示出力の輝度を調整するよ
うにしたことにより、表示ドツトが２ドツト以上
連続する場合は低輝度表示、無表示ドツトに囲ま
れた単独の表示ドツトは、高輝度表示とするよう
にして、表示ムラのない見やすいデイスプレイ装
置を得ることが可能となつた。
リクス方式のCRTデイスプレイ装置において、
表示ドツトの輝度を制御する輝度制御手段と、走
査線方向に沿つて表示すべきドツトの前後に位置
する２ドツトがともに無表示の場合に信号を出力
する回路とを設けて、前記回路から信号が出力さ
れた場合には、前記輝度制御手段を駆動して前記
表示すべきドツトの表示出力の輝度を調整するよ
うにしたことにより、表示ドツトが２ドツト以上
連続する場合は低輝度表示、無表示ドツトに囲ま
れた単独の表示ドツトは、高輝度表示とするよう
にして、表示ムラのない見やすいデイスプレイ装
置を得ることが可能となつた。
第１図は本発明の一実施例を示すデイスプレイ
装置のブロツク図、第２図、第４図、第５図は本
実施例の動作を説明する図、第３図ａ，ｂは表示
ドツトを示す図である。 １：シフトレジスタ、２，３，４：表示信号、
５：バツフアゲート、６：アンド回路、７：輝度
制御回路、８：表示出力信号、９：制御回路、
Ｈ：高輝度表示ドツト、Ｌ：低輝度表示ドツト、
Ｎ：無表示ドツト。
装置のブロツク図、第２図、第４図、第５図は本
実施例の動作を説明する図、第３図ａ，ｂは表示
ドツトを示す図である。 １：シフトレジスタ、２，３，４：表示信号、
５：バツフアゲート、６：アンド回路、７：輝度
制御回路、８：表示出力信号、９：制御回路、
Ｈ：高輝度表示ドツト、Ｌ：低輝度表示ドツト、
Ｎ：無表示ドツト。
Claims (1)
- １ ドツトマトリクス方式のCRTデイスプレイ
装置において、表示ドツトの輝度を制御する輝度
制御手段と、走査線方向に沿つて表示すべきドツ
トの前及び後に位置する少なくとも１ドツトがそ
れぞれともに無表示であるか否かを検出する手段
を設け、前記検出手段からの出力に応じて前記輝
度制御手段を駆動して前記表示すべきドツトの表
示出力の輝度を調整するようにしたことを特徴と
するデイスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1432481A JPS57129486A (en) | 1981-02-04 | 1981-02-04 | Display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1432481A JPS57129486A (en) | 1981-02-04 | 1981-02-04 | Display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57129486A JPS57129486A (en) | 1982-08-11 |
| JPS643271B2 true JPS643271B2 (ja) | 1989-01-20 |
Family
ID=11857887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1432481A Granted JPS57129486A (en) | 1981-02-04 | 1981-02-04 | Display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57129486A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188797A (ja) * | 1990-11-22 | 1992-07-07 | Matsushita Electric Ind Co Ltd | 電子機器用キャビネット装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616224B2 (ja) * | 1983-10-01 | 1994-03-02 | 日本電信電話株式会社 | データ表示システム |
| JPH065480B2 (ja) * | 1984-09-14 | 1994-01-19 | 松下電器産業株式会社 | 鮮鋭度補正装置 |
| JPH0622219Y2 (ja) * | 1985-10-25 | 1994-06-08 | 株式会社アドバンテスト | 波形表示装置 |
| JP2511518B2 (ja) * | 1989-04-07 | 1996-06-26 | 沖電気工業株式会社 | 画像表示装置 |
-
1981
- 1981-02-04 JP JP1432481A patent/JPS57129486A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188797A (ja) * | 1990-11-22 | 1992-07-07 | Matsushita Electric Ind Co Ltd | 電子機器用キャビネット装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57129486A (en) | 1982-08-11 |
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