JPS6411948B2 - - Google Patents
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- Publication number
- JPS6411948B2 JPS6411948B2 JP57172397A JP17239782A JPS6411948B2 JP S6411948 B2 JPS6411948 B2 JP S6411948B2 JP 57172397 A JP57172397 A JP 57172397A JP 17239782 A JP17239782 A JP 17239782A JP S6411948 B2 JPS6411948 B2 JP S6411948B2
- Authority
- JP
- Japan
- Prior art keywords
- character pattern
- pattern memory
- signal
- character
- read
- Prior art date
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- Expired
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- 239000011159 matrix material Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 235000016496 Panda oleosa Nutrition 0.000 description 1
- 240000000220 Panda oleosa Species 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明は、文字パターンメモリの読み出し回路
に関し、特に文字パターンメモリの出力ビツト数
よりも少ない入力ビツト構成による中央演算処理
装置を用いた文字パターンメモリ読み出し回路に
関するものである。
に関し、特に文字パターンメモリの出力ビツト数
よりも少ない入力ビツト構成による中央演算処理
装置を用いた文字パターンメモリ読み出し回路に
関するものである。
文字パターンメモリは、各種文字をｘ行ｙ列の
ドツトによつて表わし、この各ドツトを文字ドツ
ト表示信号として記憶しているものである。そし
て、この文字パターンメモリの読み出しに際して
は、読み出そうとする文字に対応したアドレス信
号と読み出しクロツク信号を供給することによ
り、ｍビツトのパラレル信号が文字ドツト表示信
号としてｎ回読み出されるように構成されてい
る。この場合、数字、カナ文字および英文字の表
示に際しては比較的少ないドツト数によつて文字
の表示が行なえるが、漢字等の複雑な文字を表示
する場合にはより多くのドツト数を必要とし、現
在一般に用いられている漢字用の文字パターンメ
モリは18×16ビツト構成となつている。この結
果、文字パターンメモリの読み出し信号を扱うに
は一般に用いられている８ビツト構成による中央
演算処理装置が使用出来なくなり、16ビツト構成
による中央演算処理装置が必要になる問題を有し
ている。
ドツトによつて表わし、この各ドツトを文字ドツ
ト表示信号として記憶しているものである。そし
て、この文字パターンメモリの読み出しに際して
は、読み出そうとする文字に対応したアドレス信
号と読み出しクロツク信号を供給することによ
り、ｍビツトのパラレル信号が文字ドツト表示信
号としてｎ回読み出されるように構成されてい
る。この場合、数字、カナ文字および英文字の表
示に際しては比較的少ないドツト数によつて文字
の表示が行なえるが、漢字等の複雑な文字を表示
する場合にはより多くのドツト数を必要とし、現
在一般に用いられている漢字用の文字パターンメ
モリは18×16ビツト構成となつている。この結
果、文字パターンメモリの読み出し信号を扱うに
は一般に用いられている８ビツト構成による中央
演算処理装置が使用出来なくなり、16ビツト構成
による中央演算処理装置が必要になる問題を有し
ている。
従つて、本発明による目的は、文字パターンメ
モリの出力ビツト数よりも少ないビツト数の信号
として文字ドツト表示信号の読み出しが行なえる
文字パターンメモリ読み出し回路を提供すること
である。
モリの出力ビツト数よりも少ないビツト数の信号
として文字ドツト表示信号の読み出しが行なえる
文字パターンメモリ読み出し回路を提供すること
である。
この様な目的を達成するために本発明は、文字
パターンメモリを複数回読み出し、この各読み出
し毎に出力信号を分割して取り出すものである。
以下、図面を用いて本発明による文字パターンメ
モリ読み出し回路を詳細に説明する。
パターンメモリを複数回読み出し、この各読み出
し毎に出力信号を分割して取り出すものである。
以下、図面を用いて本発明による文字パターンメ
モリ読み出し回路を詳細に説明する。
第１図は本発明による文字パターンメモリ読み
出し回路の一実施例を示す回路図である。同図に
於いて１は文字パターンメモリの読み出し制御を
行なう８ビツト構成による中央演算処理装置であ
つて、アドレスバスABが接続されるポート群P1
と、リード信号が出力されるポートP2と、ラ
イト信号が発生されるポートP3と、データバ
スDBが接続されるポート群P4とを有している。
２は18行16列のドツトマトリクスによつて表わさ
れる各文字パターンが文字ドツト表示信号として
記憶されている文字パターンメモリであつて、中
央演算処理装置１からデータバスPBを介して供
給されるアドレスを与える信号によつて文字指定
が行なわれる。３はアドレス信号ASをデコード
して各部に対するアドレスイネーブル信号1〜
AE5を発生するデコーダ、４はアドレスイネーブ
ル信号1とライト信号とを入力とし、その
出力信号をインバータ５を介してアドレスイネー
ブル信号AEとして文字パターンメモリ２に供給
するオアゲート、６はアドレスイネーブル信号
AE2，3を入力とするアンドゲート、７はアン
ドゲート６の出力信号と中央演算処理装置１から
供給されるリード信号を入力とし、その出力
信号を読み出しクロツク信号φとして文字パター
ンメモリ２に供給するオアゲート、８，９は文字
パターンメモリ２の16ビツト出力を２分してそれ
ぞれ８ビツトを入力とするバツフア回路、１０は
アドレスイネーブル信号3とリード信号を
入力として、バツフア回路８をイネーブルするオ
アゲート、１１はアドレスイネーブル信号4と
リード信号RDを入力としてバツフア回路９をイ
ネーブルするオアゲート、１２は文字パターンメ
モリ２から発生されるデータバリツト信号を
データバスPBに供給するバツフア回路、１３は
アドレスイネーブル信号4とリード信号を
入力とし、その出力信号によりバツフア回路１２
をイネーブするオアゲートである。
出し回路の一実施例を示す回路図である。同図に
於いて１は文字パターンメモリの読み出し制御を
行なう８ビツト構成による中央演算処理装置であ
つて、アドレスバスABが接続されるポート群P1
と、リード信号が出力されるポートP2と、ラ
イト信号が発生されるポートP3と、データバ
スDBが接続されるポート群P4とを有している。
２は18行16列のドツトマトリクスによつて表わさ
れる各文字パターンが文字ドツト表示信号として
記憶されている文字パターンメモリであつて、中
央演算処理装置１からデータバスPBを介して供
給されるアドレスを与える信号によつて文字指定
が行なわれる。３はアドレス信号ASをデコード
して各部に対するアドレスイネーブル信号1〜
AE5を発生するデコーダ、４はアドレスイネーブ
ル信号1とライト信号とを入力とし、その
出力信号をインバータ５を介してアドレスイネー
ブル信号AEとして文字パターンメモリ２に供給
するオアゲート、６はアドレスイネーブル信号
AE2，3を入力とするアンドゲート、７はアン
ドゲート６の出力信号と中央演算処理装置１から
供給されるリード信号を入力とし、その出力
信号を読み出しクロツク信号φとして文字パター
ンメモリ２に供給するオアゲート、８，９は文字
パターンメモリ２の16ビツト出力を２分してそれ
ぞれ８ビツトを入力とするバツフア回路、１０は
アドレスイネーブル信号3とリード信号を
入力として、バツフア回路８をイネーブルするオ
アゲート、１１はアドレスイネーブル信号4と
リード信号RDを入力としてバツフア回路９をイ
ネーブルするオアゲート、１２は文字パターンメ
モリ２から発生されるデータバリツト信号を
データバスPBに供給するバツフア回路、１３は
アドレスイネーブル信号4とリード信号を
入力とし、その出力信号によりバツフア回路１２
をイネーブするオアゲートである。
また１４は中央演算処理装置からデータバスを
介して供給されるアドレスを与える信号をラツチ
するアドレスラツチ回路であり、１５は、アドレ
スイネーブル信号5とライト信号を入力と
し、その出力をラツチ回路１４に供給するオアゲ
ートである。
介して供給されるアドレスを与える信号をラツチ
するアドレスラツチ回路であり、１５は、アドレ
スイネーブル信号5とライト信号を入力と
し、その出力をラツチ回路１４に供給するオアゲ
ートである。
この様に構成された文字パターンメモリ読み出
し回路に於いて、文字パターンメモリ２に記憶さ
れている内容を読み出して文字を表示する場合に
は、まず中央演算処理装置１が第２図ａに示す様
にデータバスDBに目的とする文字のアドレスを
与える信号を送出することによつてアドレスラツ
チ１４回路を介して文字パターンメモリ２にアド
レスをセツトする。この様にして文字パターンメ
モリ１のアドレスがセツトされると、このアドレ
ス信号ASの一部がデコーダ３に於いてデコード
されることによりアドレスイネーブル信号1が
発生される。そして、このアドレスイネーブル信
号1は、オアゲート４に於いてライト信号
との一致が求められた後、インバータ５に於いて
反転されることにより第２図ｂに示すアドレスイ
ネーブル信号1として文字パターンメモリ２に
供給される。文字パターンメモリ２は、アドレス
イネーブル信号1が供給されると、その内部に
於いてアドレス信号をラツチするとともに、デー
タの読み出しを示すデータバリツド信号が第
２図ｃに示すように発生する。そして、中央演算
処理装置１は、デコーダ３からアドレスイネーブ
ル信号4を発生させ、このアドレスイネーブル
信号4とリード信号を入力とするオアゲー
ト１３の出力によつてバツフア回路１２をイネー
ブルしてデータバリツド信号を取り込むこと
により監視を行なつており、データバリツド信号
DVの発生を確認すると、ポートP2から第２図ｄ
に示すリード信号が発生される。次に、中央
演算処理装置１は、デコーダ３をアドレスしてア
ドレスイネーブル信号2を発生させる。アドレ
スイネーブル信号2が発生されると、アンドゲ
ート６の出力が“Ｌ”に反転するために、リード
信号がオアゲート７を介して読み出しクロツ
ク信号φとして文字パターンメモリ２に供給され
る。従つて、文字パターンメモリ２は、読み出し
クロツク信号φが供給される毎に、18行×16列の
ドツトマトリクスによつて表わされる文字の各行
が16ビツトの文字ドツト表示信号DSとして第２
図ｅに示す様に出力される。この場合、文字パタ
ーンメモリ２の16ビツト出力を２分して入力する
バツフア回路８，９は、デコーダ３から出力され
る第２図ｆに示すアドレスイネーブル信号2と
リード信号とを入力とするオアゲート１０の
出力信号によつて、バツフア回路８のみがイネー
ブルされている。従つて、文字パターンメモリ２
の16ビツト出力のうちで、下位８ビツト信号のみ
が順次取り出されてデータバスDBに供給され
る。つまり、18行×16列のドツトマトリクスによ
つて表わされる文字パターンの左側半分が15行×
８列のドツトパターンとして出力されることにな
る。そして、18行分の読み出しが完了すると、デ
ータバリツド信号が反転するために、中央演
算処理装置１は１回目の読み出し動作が終了した
ことを判別し、次に２回目の読み出しを実行させ
るために再びアドレスイネーブル信号AE1を発生
させるとともに、バツフア回路９を選択するため
に第２図ｇに示す様にアドレスイネーブル信号
AE3を発生させる。ここで、文字パターンメモリ
２は、第２回目の読み出し動作を開始するわけで
あるが、アドレスを与える信号はロツクされたま
まとなつているために、この２回目の読み出しも
１回目の読み出しと同一の内容が読み出されて出
力されることになる。しかし、バツフア回路８，
９は、第２回目の読み出しに際しては、アドレス
イネーブル信号3によつてバツフア回路９のみ
がイネーブルされることになる。この結果、２回
目の読み出し時には、文字パターン１から発生さ
れる16ビツト出力の上位８ビツト信号のみがデー
タバスDBに順次出力されることになる。つま
り、18行×16列のドツトマトリクスによつて表示
される文字の右半分を表わす文字ドツト表示信号
が出力されることになる。従つて、第１回目の読
み出し信号と第２回目の読み出し信号を用いてそ
れぞれ表示することにより、全体として18行×16
列のドツトマトリクスによつて目的とする文字が
表示される。そして、中央演算処理装置は、文字
パターンメモリ２の出力信号ビツトを２分して扱
う関係上、汎用性の高い８ビツト構成による素子
の使用が可能となる。
し回路に於いて、文字パターンメモリ２に記憶さ
れている内容を読み出して文字を表示する場合に
は、まず中央演算処理装置１が第２図ａに示す様
にデータバスDBに目的とする文字のアドレスを
与える信号を送出することによつてアドレスラツ
チ１４回路を介して文字パターンメモリ２にアド
レスをセツトする。この様にして文字パターンメ
モリ１のアドレスがセツトされると、このアドレ
ス信号ASの一部がデコーダ３に於いてデコード
されることによりアドレスイネーブル信号1が
発生される。そして、このアドレスイネーブル信
号1は、オアゲート４に於いてライト信号
との一致が求められた後、インバータ５に於いて
反転されることにより第２図ｂに示すアドレスイ
ネーブル信号1として文字パターンメモリ２に
供給される。文字パターンメモリ２は、アドレス
イネーブル信号1が供給されると、その内部に
於いてアドレス信号をラツチするとともに、デー
タの読み出しを示すデータバリツド信号が第
２図ｃに示すように発生する。そして、中央演算
処理装置１は、デコーダ３からアドレスイネーブ
ル信号4を発生させ、このアドレスイネーブル
信号4とリード信号を入力とするオアゲー
ト１３の出力によつてバツフア回路１２をイネー
ブルしてデータバリツド信号を取り込むこと
により監視を行なつており、データバリツド信号
DVの発生を確認すると、ポートP2から第２図ｄ
に示すリード信号が発生される。次に、中央
演算処理装置１は、デコーダ３をアドレスしてア
ドレスイネーブル信号2を発生させる。アドレ
スイネーブル信号2が発生されると、アンドゲ
ート６の出力が“Ｌ”に反転するために、リード
信号がオアゲート７を介して読み出しクロツ
ク信号φとして文字パターンメモリ２に供給され
る。従つて、文字パターンメモリ２は、読み出し
クロツク信号φが供給される毎に、18行×16列の
ドツトマトリクスによつて表わされる文字の各行
が16ビツトの文字ドツト表示信号DSとして第２
図ｅに示す様に出力される。この場合、文字パタ
ーンメモリ２の16ビツト出力を２分して入力する
バツフア回路８，９は、デコーダ３から出力され
る第２図ｆに示すアドレスイネーブル信号2と
リード信号とを入力とするオアゲート１０の
出力信号によつて、バツフア回路８のみがイネー
ブルされている。従つて、文字パターンメモリ２
の16ビツト出力のうちで、下位８ビツト信号のみ
が順次取り出されてデータバスDBに供給され
る。つまり、18行×16列のドツトマトリクスによ
つて表わされる文字パターンの左側半分が15行×
８列のドツトパターンとして出力されることにな
る。そして、18行分の読み出しが完了すると、デ
ータバリツド信号が反転するために、中央演
算処理装置１は１回目の読み出し動作が終了した
ことを判別し、次に２回目の読み出しを実行させ
るために再びアドレスイネーブル信号AE1を発生
させるとともに、バツフア回路９を選択するため
に第２図ｇに示す様にアドレスイネーブル信号
AE3を発生させる。ここで、文字パターンメモリ
２は、第２回目の読み出し動作を開始するわけで
あるが、アドレスを与える信号はロツクされたま
まとなつているために、この２回目の読み出しも
１回目の読み出しと同一の内容が読み出されて出
力されることになる。しかし、バツフア回路８，
９は、第２回目の読み出しに際しては、アドレス
イネーブル信号3によつてバツフア回路９のみ
がイネーブルされることになる。この結果、２回
目の読み出し時には、文字パターン１から発生さ
れる16ビツト出力の上位８ビツト信号のみがデー
タバスDBに順次出力されることになる。つま
り、18行×16列のドツトマトリクスによつて表示
される文字の右半分を表わす文字ドツト表示信号
が出力されることになる。従つて、第１回目の読
み出し信号と第２回目の読み出し信号を用いてそ
れぞれ表示することにより、全体として18行×16
列のドツトマトリクスによつて目的とする文字が
表示される。そして、中央演算処理装置は、文字
パターンメモリ２の出力信号ビツトを２分して扱
う関係上、汎用性の高い８ビツト構成による素子
の使用が可能となる。
この様な動作を繰り返すことによつて、目的と
する文字の文字ドツト表示信号が順次出力される
ことになり、これらの動作をフローチヤートで示
すと第３図に示す様になる。
する文字の文字ドツト表示信号が順次出力される
ことになり、これらの動作をフローチヤートで示
すと第３図に示す様になる。
なお、上記実施例に於いては、文字パターンメ
モリの出力信号を列方向に２分割して取り出す場
合について説明したが本発明はこれに限定される
ものではなく、任意の分割数として使用すること
が出来る。ただし、分割数に一致する回数の読み
出しを実行する必要があるために、分割数が増す
にしたがつて読み出し時間が長くなることは言う
までもない。
モリの出力信号を列方向に２分割して取り出す場
合について説明したが本発明はこれに限定される
ものではなく、任意の分割数として使用すること
が出来る。ただし、分割数に一致する回数の読み
出しを実行する必要があるために、分割数が増す
にしたがつて読み出し時間が長くなることは言う
までもない。
以上説明した様に、本発明による文字パターン
メモリ読み出し回路は、同一内容の読み出しを複
数回実行し、各読み出し毎に列数を分割して取り
出すものであるために、文字パターンメモリの出
力ビツト数が増大した場合に於いても、少ないビ
ツト数を扱う処理回路を用いることが出来る優れ
た効果を有する。
メモリ読み出し回路は、同一内容の読み出しを複
数回実行し、各読み出し毎に列数を分割して取り
出すものであるために、文字パターンメモリの出
力ビツト数が増大した場合に於いても、少ないビ
ツト数を扱う処理回路を用いることが出来る優れ
た効果を有する。
第１図は本発明による文字パターンメモリ読み
出し回路の一実施例を示す回路図、第２図は第１
図に示す回路の各部動作波形図、第３図は第１図
に示す回路の動作を示すフローチヤートである。 １…中央演算処理装置、２…文字パターンメモ
リ、３…デコーダ、４，７，１０，１１，１３…
オアゲート、５…インバータ、６…アンドゲー
ト、８，９，１２…バツフア回路、１４…アドレ
スラツチ回路、１５…オアゲート。
出し回路の一実施例を示す回路図、第２図は第１
図に示す回路の各部動作波形図、第３図は第１図
に示す回路の動作を示すフローチヤートである。 １…中央演算処理装置、２…文字パターンメモ
リ、３…デコーダ、４，７，１０，１１，１３…
オアゲート、５…インバータ、６…アンドゲー
ト、８，９，１２…バツフア回路、１４…アドレ
スラツチ回路、１５…オアゲート。
Claims (1)
- １ ｘ行×ｙ列のドツトマトリクスによつて表わ
される各種文字パターンの各ドツトが文字ドツト
表示信号として記憶されている文字パターンメモ
リと、この文字パターンメモリにアドレスイネー
ブル信号を供給することにより、指定アドレスに
於ける文字パターンの情報をＮ回読み出させる制
御を行なう中央演算処理装置と、前記文字パター
ンメモリの出力ビツトをＮ分割してそれぞれ取り
込むとともに、前記文字パターンメモリの同一文
字パターンに対する読み出し毎に順次選択駆動さ
れてその出力をデータバスに共通に出力するＮ個
のバツフア回路とを備えたことを特徴とする文字
パターンメモリ読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172397A JPS5961875A (ja) | 1982-09-30 | 1982-09-30 | 文字パタ−ンメモリ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172397A JPS5961875A (ja) | 1982-09-30 | 1982-09-30 | 文字パタ−ンメモリ読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961875A JPS5961875A (ja) | 1984-04-09 |
| JPS6411948B2 true JPS6411948B2 (ja) | 1989-02-27 |
Family
ID=15941175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172397A Granted JPS5961875A (ja) | 1982-09-30 | 1982-09-30 | 文字パタ−ンメモリ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961875A (ja) |
-
1982
- 1982-09-30 JP JP57172397A patent/JPS5961875A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961875A (ja) | 1984-04-09 |
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