JPS6410942B2 - - Google Patents
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- JPS6410942B2 JPS6410942B2 JP56204105A JP20410581A JPS6410942B2 JP S6410942 B2 JPS6410942 B2 JP S6410942B2 JP 56204105 A JP56204105 A JP 56204105A JP 20410581 A JP20410581 A JP 20410581A JP S6410942 B2 JPS6410942 B2 JP S6410942B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、特に相補型MOS型半導体集積回路
装置に関するものである。
装置に関するものである。
従来、相補型MOS半導体集積回路装置（以下、
Ｃ−MOS ICと称する）は、一導電型基板にウエ
ルと称する反対導電型の島領域を形成してＮ―
ch MOSトランジスタとＰ―ch MOSトランジス
タとをそれぞれの領域に形成している。その断面
図を示すと第１図の様になる。すなわち、例えば
Ｎ型基板１にＰウエル３′を有し、基板１にはＰ
―ch MOSトランジスタのソース領域６およびド
レイン領域５が形成され、Ｐウエル３′にはＮ―
ch MOSトランジスタのソース領域８およびドレ
イン領域７が形成されており、各ゲート、ソー
ス、ドレイン電極９，９′が形成されている。
Ｃ−MOS ICと称する）は、一導電型基板にウエ
ルと称する反対導電型の島領域を形成してＮ―
ch MOSトランジスタとＰ―ch MOSトランジス
タとをそれぞれの領域に形成している。その断面
図を示すと第１図の様になる。すなわち、例えば
Ｎ型基板１にＰウエル３′を有し、基板１にはＰ
―ch MOSトランジスタのソース領域６およびド
レイン領域５が形成され、Ｐウエル３′にはＮ―
ch MOSトランジスタのソース領域８およびドレ
イン領域７が形成されており、各ゲート、ソー
ス、ドレイン電極９，９′が形成されている。
Ｃ―MOS ICはその消費電流が少ないという特
徴で広範囲に利用されているが、欠点もあり、そ
の欠点の１つとして高周波動作に不向きであると
いう点がある。その理由は、Ｐ―ch MOSトラン
ジスタの動作スピードが遅いという理由もある
が、全般的に双方のMOSトランジスタの寄生容
量が大きいという欠点によるものである。特に第
１図に示される従来のＣ―MOS ICの構造では、
両MOSトランジスタのソース及びドレイン領域
５〜８と基板１やウエル３′とのそれぞれのPN
接合容量が大きい。
徴で広範囲に利用されているが、欠点もあり、そ
の欠点の１つとして高周波動作に不向きであると
いう点がある。その理由は、Ｐ―ch MOSトラン
ジスタの動作スピードが遅いという理由もある
が、全般的に双方のMOSトランジスタの寄生容
量が大きいという欠点によるものである。特に第
１図に示される従来のＣ―MOS ICの構造では、
両MOSトランジスタのソース及びドレイン領域
５〜８と基板１やウエル３′とのそれぞれのPN
接合容量が大きい。
このPN接合容量を減らす方法として従来いく
つかの方法が用いられているが、中でもサフアイ
ヤ基板等を用いたSOS構造を用いてＣ―MOS IC
を形成する手法が効果大である。しかし、SOS構
造を用いた場合には、リーク電流大、コスト高と
いう欠点がある。
つかの方法が用いられているが、中でもサフアイ
ヤ基板等を用いたSOS構造を用いてＣ―MOS IC
を形成する手法が効果大である。しかし、SOS構
造を用いた場合には、リーク電流大、コスト高と
いう欠点がある。
本発明は従来の欠点を改善し、より高周波動作
に適しかつ他の特性もみたすと共に安価にＣ―
MOS ICを提供するものであり、その構成は、一
導電型と逆導電型のMOS型トランジスタを含む
半導体装置において、一導電型の半導体基板内に
選択的に形成された逆導電型の第１のウエルと、
このウエル以外の半導体基板上に形成され、基板
よりも低い不純物濃度を有する一導電型の半導体
層と、この半導体層に隣接し、第１のウエル上に
形成され、第１のウエルよりも高い不純物濃度を
有する第２のウエルと、底面のPN接合が半導体
層内に位置するように半導体表面から形成された
逆導電型のソース、ドレイン領域と、底面のPN
接合が第１のウエル内に位置するように第２のウ
エル表面から第１のウエルにかけて形成された一
導電型のソース、ドレイン領域とを有し、一導電
型のソース、ドレイン領域は一導電型のMOS型
トランジスタに含まれ、逆導電型のソース、ドレ
イン領域は逆導電型のMOS型トランジスタに含
まれていることを特徴としている。
に適しかつ他の特性もみたすと共に安価にＣ―
MOS ICを提供するものであり、その構成は、一
導電型と逆導電型のMOS型トランジスタを含む
半導体装置において、一導電型の半導体基板内に
選択的に形成された逆導電型の第１のウエルと、
このウエル以外の半導体基板上に形成され、基板
よりも低い不純物濃度を有する一導電型の半導体
層と、この半導体層に隣接し、第１のウエル上に
形成され、第１のウエルよりも高い不純物濃度を
有する第２のウエルと、底面のPN接合が半導体
層内に位置するように半導体表面から形成された
逆導電型のソース、ドレイン領域と、底面のPN
接合が第１のウエル内に位置するように第２のウ
エル表面から第１のウエルにかけて形成された一
導電型のソース、ドレイン領域とを有し、一導電
型のソース、ドレイン領域は一導電型のMOS型
トランジスタに含まれ、逆導電型のソース、ドレ
イン領域は逆導電型のMOS型トランジスタに含
まれていることを特徴としている。
このような構成によつて得られるＣ―MOS IC
では、MOSトランジスタのドレイン及びソース
領域のPN接合でその大半を占める底面部分が、
比較的低い濃度領域に位置するのでドレイン及び
ソースの寄生PN接合容量を小さく出来る。従つ
て、従来より高周波動作を可能にする。また他の
特徴として、MOSトランジスタのドレインやソ
ースから基板内又はウエル内に、雑音や静電気等
で放出される少数キヤリアが高濃度層で吸収さ
れ、ラツチアツプ等の現象を回避出来る効果もあ
る。
では、MOSトランジスタのドレイン及びソース
領域のPN接合でその大半を占める底面部分が、
比較的低い濃度領域に位置するのでドレイン及び
ソースの寄生PN接合容量を小さく出来る。従つ
て、従来より高周波動作を可能にする。また他の
特徴として、MOSトランジスタのドレインやソ
ースから基板内又はウエル内に、雑音や静電気等
で放出される少数キヤリアが高濃度層で吸収さ
れ、ラツチアツプ等の現象を回避出来る効果もあ
る。
次に本発明の実施例について図面を用いて詳細
に説明する。
に説明する。
第２図ｄに本発明の一実施例のＣ―MOS ICを
示すとともに第２図ａ〜ｃに本発明のＣ―MOS
ICを得るための製造工程を断面図で示す。まず、
一導電型、例えばＮ型で不純物濃度が1015〜1017
cm-3のシリコン基板１上に、基板と同一導電型で
不純物濃度が1014〜５×1016cm-3の低濃度層２を
エピタキシアル成長法や（イオン注入法＋押込拡
散法）等によつて、厚さを例えば0.5〜1.5μで形
成すると第２図ａのようになる。次に、所望の位
置に低濃度層２表面に形成したシリコン酸化膜に
窓を明け、その窓からイオン注入法等によりボロ
ンを注入し、拡散してＰウエル３及び３′を形成
し、その後改めて基板全面のシリコン酸化膜４を
形成すると第２図ｂの様になる。このとき、Ｐウ
エル３が基板１と同程度以下の不純物濃度になる
ようにする。
示すとともに第２図ａ〜ｃに本発明のＣ―MOS
ICを得るための製造工程を断面図で示す。まず、
一導電型、例えばＮ型で不純物濃度が1015〜1017
cm-3のシリコン基板１上に、基板と同一導電型で
不純物濃度が1014〜５×1016cm-3の低濃度層２を
エピタキシアル成長法や（イオン注入法＋押込拡
散法）等によつて、厚さを例えば0.5〜1.5μで形
成すると第２図ａのようになる。次に、所望の位
置に低濃度層２表面に形成したシリコン酸化膜に
窓を明け、その窓からイオン注入法等によりボロ
ンを注入し、拡散してＰウエル３及び３′を形成
し、その後改めて基板全面のシリコン酸化膜４を
形成すると第２図ｂの様になる。このとき、Ｐウ
エル３が基板１と同程度以下の不純物濃度になる
ようにする。
次に、Ｃ―MOS ICのＰ―ch MOSトランジス
タをＮ型低濃度層２内に、またＮ―ch MOSトラ
ンジスタをＰウエル３及び３′内にそれぞれ形成
する為に、シリコン酸化膜４の所望の位置にそれ
ぞれ窓を明け、ボロンとリンをそれぞれに拡散
し、また酸化を行ない、Ｐ―ch MOSトランジス
タのドレイン５及びソース６の深さが0.4μ程度
に、またＮ―ch MOSトランジスタのドレイン７
及びソース８の深さが2.0μ程度に形成すると第２
図ｃの様になる。さらにそれぞれのMOSトラン
ジスタのゲート酸化膜を熱酸化法を用いて所望の
厚さに形成し、それぞれのドレイン及びソース領
域上のシリコン酸化膜にオーミツクコンタクト用
の窓を明け、その後に金属例えばアルミニユウム
やシリコン・アルミニユウムあるいはモリブデン
等を用いてゲート電極９や電極と配線９′を形成
すると第２図ｄの様になる。
タをＮ型低濃度層２内に、またＮ―ch MOSトラ
ンジスタをＰウエル３及び３′内にそれぞれ形成
する為に、シリコン酸化膜４の所望の位置にそれ
ぞれ窓を明け、ボロンとリンをそれぞれに拡散
し、また酸化を行ない、Ｐ―ch MOSトランジス
タのドレイン５及びソース６の深さが0.4μ程度
に、またＮ―ch MOSトランジスタのドレイン７
及びソース８の深さが2.0μ程度に形成すると第２
図ｃの様になる。さらにそれぞれのMOSトラン
ジスタのゲート酸化膜を熱酸化法を用いて所望の
厚さに形成し、それぞれのドレイン及びソース領
域上のシリコン酸化膜にオーミツクコンタクト用
の窓を明け、その後に金属例えばアルミニユウム
やシリコン・アルミニユウムあるいはモリブデン
等を用いてゲート電極９や電極と配線９′を形成
すると第２図ｄの様になる。
第２図ｄに示すような本発明のＣ―MOS ICで
は、Ｐ―ch MOSトランジスタのドレイン５、ソ
ース６が低濃度層２とPN接合をなし、Ｎ―ch
MOSトランジスタのドレイン７、ソース８は、
その底面接合部が低濃度ウエル３と接合をなす。
従つて、本発明によるＣ―MOS ICはＰ―ch及び
Ｎ―ch MOS Trのドレイン及びソースの寄生容
量を小さく出来、従来構造よりも一層の高速化が
可能となる。
は、Ｐ―ch MOSトランジスタのドレイン５、ソ
ース６が低濃度層２とPN接合をなし、Ｎ―ch
MOSトランジスタのドレイン７、ソース８は、
その底面接合部が低濃度ウエル３と接合をなす。
従つて、本発明によるＣ―MOS ICはＰ―ch及び
Ｎ―ch MOS Trのドレイン及びソースの寄生容
量を小さく出来、従来構造よりも一層の高速化が
可能となる。
また前述の説明に於いてはＮ型基板を用いてい
るが、Ｐ型基板を用いることも可能である。さら
に第２図ｂに示す構造に対応するものとして、第
３図ａに示すようにまずＮ型半導体基板の所望の
位置に将来Ｐウエル３となるべきＰ型で中濃度領
域を（イオン注入法＋押込拡散法）で形成し、そ
の後第３図ｂに示すように低濃度層２をエピタキ
シアル成長で形成し、その後第２図ｂに示す様に
低濃度層２よりＰ型不純物を拡散又はイオン注入
法等で形成してＰウエル３′をＰウエル３と接続
して、Ｐウエル全体を形成することも可能であ
る。
るが、Ｐ型基板を用いることも可能である。さら
に第２図ｂに示す構造に対応するものとして、第
３図ａに示すようにまずＮ型半導体基板の所望の
位置に将来Ｐウエル３となるべきＰ型で中濃度領
域を（イオン注入法＋押込拡散法）で形成し、そ
の後第３図ｂに示すように低濃度層２をエピタキ
シアル成長で形成し、その後第２図ｂに示す様に
低濃度層２よりＰ型不純物を拡散又はイオン注入
法等で形成してＰウエル３′をＰウエル３と接続
して、Ｐウエル全体を形成することも可能であ
る。
なお、本発明はMOS集積回路装置のみならず、
バイポーラ素子との複合集積回路に於いても効果
が得られることは言う迄もない。
バイポーラ素子との複合集積回路に於いても効果
が得られることは言う迄もない。
第１図は従来の相補型MOS集積回路装置の断
面図、第２図ａ，ｂおよびｃは、本発明の一実施
例の相補型MOS集積回路装置を得るための製造
工程の例を示す断面図、第２図ｄは本発明の一実
施例による相補型MOS集積回路の断面図、第３
図ａおよびｂは本発明の相補型MOS集積回路を
得るための他の製造工程の例を示す断面図であ
る。 １……半導体基板、２……低濃度層、３，３′
……Ｐウエル、４……酸化膜、５，６……それぞ
れＰ―ch MOS Trのドレイン及びソース、７，
８……それぞれＮ―ch MOS Trのドレイン及び
ソース、９，９′……電極あるいは配線金属であ
る。
面図、第２図ａ，ｂおよびｃは、本発明の一実施
例の相補型MOS集積回路装置を得るための製造
工程の例を示す断面図、第２図ｄは本発明の一実
施例による相補型MOS集積回路の断面図、第３
図ａおよびｂは本発明の相補型MOS集積回路を
得るための他の製造工程の例を示す断面図であ
る。 １……半導体基板、２……低濃度層、３，３′
……Ｐウエル、４……酸化膜、５，６……それぞ
れＰ―ch MOS Trのドレイン及びソース、７，
８……それぞれＮ―ch MOS Trのドレイン及び
ソース、９，９′……電極あるいは配線金属であ
る。
Claims (1)
- １ 一導電型のソース、ドレイン領域を有する第
１のMOSトランジスタと、逆導電型のソース、
ドレイン領域を有する第２のMOSトランジスタ
を含む半導体装置において、一導電型の半導体基
板と、該基板内に選択的に形成された逆導電型の
第１のウエル領域と、前記第１のウエル領域以外
の前記半導体基板上に形成された該半導体基板よ
りも低い不純物濃度を有する一導電型の半導体層
と、該半導体層に隣接し、前記第１のウエル上に
形成された該第１のウエル領域よりも高い不純物
濃度を有する前記逆導電型の第２のウエル領域
と、底面のPN接合が前記半導体層内に位置する
ように該半導体層表面から該半導体層内部に選択
的に延在する逆導電型の第１および第２の不純物
領域と、底面のPN接合が前記第１のウエル領域
内に位置するように前記第２のウエル領域表面か
ら該第１のウエル領域にかけて選択的に延在する
前記一導電型の第３および第４の不純物領域とを
具備し、前記第１および第２の不純物領域が前記
第２のトランジスタのソース、ドレイン領域を構
成し、前記第３および第４の不純物領域は前記第
１のトランジスタのソース、ドレイン領域を構成
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204105A JPS58105564A (ja) | 1981-12-17 | 1981-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204105A JPS58105564A (ja) | 1981-12-17 | 1981-12-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105564A JPS58105564A (ja) | 1983-06-23 |
| JPS6410942B2 true JPS6410942B2 (ja) | 1989-02-22 |
Family
ID=16484876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204105A Granted JPS58105564A (ja) | 1981-12-17 | 1981-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105564A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057387A (ja) * | 1973-09-19 | 1975-05-19 | ||
| JPS579505B2 (ja) * | 1973-12-28 | 1982-02-22 |
-
1981
- 1981-12-17 JP JP56204105A patent/JPS58105564A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105564A (ja) | 1983-06-23 |
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