JPS6392018A - 半導体基板の位置合せ方法 - Google Patents
半導体基板の位置合せ方法Info
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- JPS6392018A JPS6392018A JP61238443A JP23844386A JPS6392018A JP S6392018 A JPS6392018 A JP S6392018A JP 61238443 A JP61238443 A JP 61238443A JP 23844386 A JP23844386 A JP 23844386A JP S6392018 A JPS6392018 A JP S6392018A
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- JP
- Japan
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- alignment
- alignment mark
- semiconductor substrate
- signal
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7003—Alignment type or strategy, e.g. leveling, global alignment
- G03F9/7023—Aligning or positioning in direction perpendicular to substrate surface
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は千導体屋、叡の位置合せ方法に関し、特に牛等
￥４装置の製造に用いらｎる露光装置における牛尋体基
似の位置合ぜ方法ＶＣ関する。
￥４装置の製造に用いらｎる露光装置における牛尋体基
似の位置合ぜ方法ＶＣ関する。
従来、この楓の半導体基板の位置合せ方法は、基板上に
形成したアライメント・マークをアライメント光線で一
括照射、るるいは細いビーム状にして走食し、その反射
光によるビデオ信号やフォト−ディテクタに入射する光
量を基板内の各位置に対する信号出力としてとらえ、解
析することにより基板位置を検出し、基板の位置合せ動
作を行っていた。
形成したアライメント・マークをアライメント光線で一
括照射、るるいは細いビーム状にして走食し、その反射
光によるビデオ信号やフォト−ディテクタに入射する光
量を基板内の各位置に対する信号出力としてとらえ、解
析することにより基板位置を検出し、基板の位置合せ動
作を行っていた。
上述した従来の半導体基板の位置合せ方法では、アライ
メント・マーク上に形成された７オト・レジスト膜の厚
さが、レジスト塗布工程の諸条件のはらつさ等により、
変動した場合、アライメント元の反射率が、レジスト膜
厚の変化に対し、周期的に変わるため、充分な反射光が
得られず、位置合せが行えない可能性が生じるという欠
点がある。
メント・マーク上に形成された７オト・レジスト膜の厚
さが、レジスト塗布工程の諸条件のはらつさ等により、
変動した場合、アライメント元の反射率が、レジスト膜
厚の変化に対し、周期的に変わるため、充分な反射光が
得られず、位置合せが行えない可能性が生じるという欠
点がある。
上述した従来の半導体基板の位置合せ方法に対し、本発
明は、アライメント・マーク近辺に収麦を配置しアライ
メント・マーク上のレジスト映厚を変化芒ぜるという点
と、アライメント・マーク上複数の異なる位置に対して
アライメント信号ととり、その中からコントラストの良
い信号をえらび出すアルゴリズムを用いるという点で独
創的内容を有する。
明は、アライメント・マーク近辺に収麦を配置しアライ
メント・マーク上のレジスト映厚を変化芒ぜるという点
と、アライメント・マーク上複数の異なる位置に対して
アライメント信号ととり、その中からコントラストの良
い信号をえらび出すアルゴリズムを用いるという点で独
創的内容を有する。
本発明の半導体基板の位置合せ方法は、半導体基板側ア
ライメント・マークの近辺に前記半導体基板の表面に垂
＠な段差を設けて前記アライメント・マーク上のフォト
・レジスト膜の厚さを局所的に変化させることにエフ、
前記アライメント・マーク上でアライメント信号の出力
に差異を生じさせ、最もコントラストの良い部分の前記
アライメント信号？選択し、位置合せ？行う。
ライメント・マークの近辺に前記半導体基板の表面に垂
＠な段差を設けて前記アライメント・マーク上のフォト
・レジスト膜の厚さを局所的に変化させることにエフ、
前記アライメント・マーク上でアライメント信号の出力
に差異を生じさせ、最もコントラストの良い部分の前記
アライメント信号？選択し、位置合せ？行う。
次に本発明について図面を参照して説明する。
第１図〜第４因は本発明の第一の実施例の説明図でろり
、第１図は半導体基板の平面凶ケ示す。
、第１図は半導体基板の平面凶ケ示す。
アライメント・マーク１の近辺に、アライメント・マー
ク１に四９方向に垂直な段差部２かお噌・れている。第
２図は第１図に示す半導体基板のＡ −Ａ断面図でめり
、フォト・レジスト３は段差部２のためにアライメント
・マーク１上において膜厚が、アライメント光の半波長
以上変化している。
ク１に四９方向に垂直な段差部２かお噌・れている。第
２図は第１図に示す半導体基板のＡ −Ａ断面図でめり
、フォト・レジスト３は段差部２のためにアライメント
・マーク１上において膜厚が、アライメント光の半波長
以上変化している。
設ける段差２は前工程の拙類に応じどのようｌものでも
かまわないが、例えばポリシリコンや選択酸化等による
ものである。フォト自レジスト３の膜厚が変化している
ので、アライメント光の足在波効果により、例えば図中
の位置Ｂでは最も反射率が吐くなり、位ｉ１）では最も
反射率が高くなる。
かまわないが、例えばポリシリコンや選択酸化等による
ものである。フォト自レジスト３の膜厚が変化している
ので、アライメント光の足在波効果により、例えば図中
の位置Ｂでは最も反射率が吐くなり、位ｉ１）では最も
反射率が高くなる。
アライメント光？＃導体基板上に一括照射し、第３図に
図示する工うに、Ａ−Ａ方向に垂＠ｌ走査線群４ｆｔも
つビデオ信号にニジ位ｋを検出する〇位ｇＬＢ１１Ｃ＠
Ｄ＠Ｅに対する走査１ＳＢｅＳＯ−ｓＤ−８Ｅによる信
号出力は、反射率をその１１信号出力として、第４図に
示すようになる。この中で最もコントラストの良い、走
査線ＳＤによる信号のみを選択すれは最も安定した位置
合ぜが行える。
図示する工うに、Ａ−Ａ方向に垂＠ｌ走査線群４ｆｔも
つビデオ信号にニジ位ｋを検出する〇位ｇＬＢ１１Ｃ＠
Ｄ＠Ｅに対する走査１ＳＢｅＳＯ−ｓＤ−８Ｅによる信
号出力は、反射率をその１１信号出力として、第４図に
示すようになる。この中で最もコントラストの良い、走
査線ＳＤによる信号のみを選択すれは最も安定した位置
合ぜが行える。
第６図・第７図は従来の半導体基板の位置合せ方法の一
例における半２４体基板の平面図、３工ひそのＦ−Ｆ断
面図でおり、アライメント・マーク５０周辺にはどんな
段差もなく、第７図に図示するように、フォト−レジス
ト６を塗布した際には局所的に均一な膜厚が得られる。
例における半２４体基板の平面図、３工ひそのＦ−Ｆ断
面図でおり、アライメント・マーク５０周辺にはどんな
段差もなく、第７図に図示するように、フォト−レジス
ト６を塗布した際には局所的に均一な膜厚が得られる。
しかしながら、この膜厚が第２図の位置Ｂにおけると同
じ膜厚でめった場合、アライメント・マーク５上どの位
置でも位置Ｇにおける走査線ＳＧと同じ信号出力しか得
られず、第８図に示すような低いコントラストの信号し
か得られないことになり、フォト・レジスト６の膜厚変
動により、非常に不安定な位置合せした行えない。
じ膜厚でめった場合、アライメント・マーク５上どの位
置でも位置Ｇにおける走査線ＳＧと同じ信号出力しか得
られず、第８図に示すような低いコントラストの信号し
か得られないことになり、フォト・レジスト６の膜厚変
動により、非常に不安定な位置合せした行えない。
第５図は、アライメント光をビーム状にし、第３図にお
ける走食巌群４のラインに沿って走査し、アライメント
・マーク１のエツジからの散乱光の強弱ＶＣＬり基板の
位置を検出する、本発明の第二の実施例の信号出力を示
すグラフであり、第一の実施例に２けると同碌に位置り
での走査ビームＳＤによる信号が最もコントラストが良
く、この信号を選択することで安定した位置合せが行え
る。
ける走食巌群４のラインに沿って走査し、アライメント
・マーク１のエツジからの散乱光の強弱ＶＣＬり基板の
位置を検出する、本発明の第二の実施例の信号出力を示
すグラフであり、第一の実施例に２けると同碌に位置り
での走査ビームＳＤによる信号が最もコントラストが良
く、この信号を選択することで安定した位置合せが行え
る。
以上説明したように本発明は、アライメント・マークの
近辺に段差′ｓを配置し、アライメント・マーク上のレ
ジスト膜厚を変化せしめ、得られる複数のアライメント
信号出力の中から最もコントラストの良いものをえらぷ
ことにより、安定した半導体基板の位置合せが行えると
いう効果がめる。
近辺に段差′ｓを配置し、アライメント・マーク上のレ
ジスト膜厚を変化せしめ、得られる複数のアライメント
信号出力の中から最もコントラストの良いものをえらぷ
ことにより、安定した半導体基板の位置合せが行えると
いう効果がめる。
第１図〜第４図は本発明の第一の実施例を説明するため
の図面でめり、第１図は半導体基板の平面図、第２図は
第１図に示す半導体基板のＡ−Ａ第５図は本発明の第二
の実施例における信号出力を示すグラフ＼ 第６図拳第７図は、従来の半導体基板の位置合ぜ方法の
一例に２ける半導体基板の平面図、お工ひその上゛−上
゛断面図、 第８図は、第６図・第７図に示す従来例に２ける信号出
力を示すクラ７である。 １・・・・・・アライメント・マーク、２・・・・・・
段差部、３・・・・・・フォト・レジスト、４・・・・
・・走査巌群、５ＢＩＩＳｃ−８Ｄ＠ＳＢ ・・・・
・・走査勝。 代理人 弁理士 内 原 晋 、亭 ｌ 菌 ＢへＶ：位置 齋 ２ 図 第 ３７！Ｉ 弄 ４Ｉ！２Ｔ
の図面でめり、第１図は半導体基板の平面図、第２図は
第１図に示す半導体基板のＡ−Ａ第５図は本発明の第二
の実施例における信号出力を示すグラフ＼ 第６図拳第７図は、従来の半導体基板の位置合ぜ方法の
一例に２ける半導体基板の平面図、お工ひその上゛−上
゛断面図、 第８図は、第６図・第７図に示す従来例に２ける信号出
力を示すクラ７である。 １・・・・・・アライメント・マーク、２・・・・・・
段差部、３・・・・・・フォト・レジスト、４・・・・
・・走査巌群、５ＢＩＩＳｃ−８Ｄ＠ＳＢ ・・・・
・・走査勝。 代理人 弁理士 内 原 晋 、亭 ｌ 菌 ＢへＶ：位置 齋 ２ 図 第 ３７！Ｉ 弄 ４Ｉ！２Ｔ
Claims (1)
- 半導体基板側アライメント・マークの近辺に前記半導体
基板の表面に垂直な段差を設けて前記アライメント・マ
ーク上のフォト・レジスト膜の厚さを局所的に変化させ
ることにより、前記アライメント・マーク上でアライメ
ント信号の出力に差異を生じさせ、最もコントラストの
良い部分の前記アライメント信号を選択し、位置合せを
行うことを特徴とする半導体基板の位置合せ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238443A JPS6392018A (ja) | 1986-10-06 | 1986-10-06 | 半導体基板の位置合せ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238443A JPS6392018A (ja) | 1986-10-06 | 1986-10-06 | 半導体基板の位置合せ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6392018A true JPS6392018A (ja) | 1988-04-22 |
| JPH0517692B2 JPH0517692B2 (ja) | 1993-03-09 |
Family
ID=17030298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238443A Granted JPS6392018A (ja) | 1986-10-06 | 1986-10-06 | 半導体基板の位置合せ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6392018A (ja) |
-
1986
- 1986-10-06 JP JP61238443A patent/JPS6392018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0517692B2 (ja) | 1993-03-09 |
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