JPS6386490A - 半導体レ−ザのチツプ分離方法 - Google Patents
半導体レ−ザのチツプ分離方法Info
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- JPS6386490A JPS6386490A JP22981386A JP22981386A JPS6386490A JP S6386490 A JPS6386490 A JP S6386490A JP 22981386 A JP22981386 A JP 22981386A JP 22981386 A JP22981386 A JP 22981386A JP S6386490 A JPS6386490 A JP S6386490A
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- etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
エツチング端面の半導体レーザをチップに切り出して光
ファイバに接続する際、端面エツチング時に生じた基板
の張り出し部分が長く残ってしまい、ここよりの反射光
が光ファイバに入り雑音が発生する。そのため、張り出
し部分をできるだけ短くするため基板裏面よりの選択エ
ツチングによるチップ分離方法を提起する。
ファイバに接続する際、端面エツチング時に生じた基板
の張り出し部分が長く残ってしまい、ここよりの反射光
が光ファイバに入り雑音が発生する。そのため、張り出
し部分をできるだけ短くするため基板裏面よりの選択エ
ツチングによるチップ分離方法を提起する。
本発明はエツチング端面の半導体レーザをチップに切り
出すチップ分離方法に関する。
出すチップ分離方法に関する。
半導体レーザの光共振器端面をウェハ（基板）状態でエ
ツチングによって形成する技術は、半導体レーザの量産
性向上、短キャビティレーザのような高性能レーザ、お
よび光集積回路（ＯＢ ＩＣ）用レーザの製作において
重要であり、実用的な技術開発が行われている。
ツチングによって形成する技術は、半導体レーザの量産
性向上、短キャビティレーザのような高性能レーザ、お
よび光集積回路（ＯＢ ＩＣ）用レーザの製作において
重要であり、実用的な技術開発が行われている。
エツチング端面の半導体レーザをチップごとに分離する
ため、エツチング端面形成時の溝内において襞間、ある
いはスクライプ等を行うと溝底面の張り出しが長くなっ
てしまう。
ため、エツチング端面形成時の溝内において襞間、ある
いはスクライプ等を行うと溝底面の張り出しが長くなっ
てしまう。
第２図は従来のチップ分離方法を説明する断面図である
。
。
図において、基板１上に半導体レーザを構成する半導体
層構造２を形成する。
層構造２を形成する。
通常のりソグラフィを用いて、活性１ｉ２Ａにより形成
される共振器の端面が露出するようにエツチングしてチ
ップ分離用の溝３を形成する。
される共振器の端面が露出するようにエツチングしてチ
ップ分離用の溝３を形成する。
つぎに、露出した共振器端面を覆って基板全面に、端面
保護膜として、例えば窒化珪素（ＳｉｓＮ４）層４を被
着する。
保護膜として、例えば窒化珪素（ＳｉｓＮ４）層４を被
着する。
つぎに、溝３の底面において、襞間、あるいはダイヤモ
ンドソーか、ダイヤモンドポイントを用いてスクライブ
してチップごとに分離する。
ンドソーか、ダイヤモンドポイントを用いてスクライブ
してチップごとに分離する。
この場合の分離面を（ａ）で示す。
従来例による分離方法では、溝幅は襞間、あるいはスク
ライブの精度を考慮すると少なくとも０、１ｍｎ＋程度
必要であり、溝３の底面の張り出し部分が長くなり、さ
らに分離面（ａｌの位置のバラツキによりそれが一層強
調される場合が起こる。
ライブの精度を考慮すると少なくとも０、１ｍｎ＋程度
必要であり、溝３の底面の張り出し部分が長くなり、さ
らに分離面（ａｌの位置のバラツキによりそれが一層強
調される場合が起こる。
つぎに、このような場合の障害を第３図に説明する。
第３図は溝底面の張り出し部分が長くなったレーザと光
ファイバとの結合時の障害を説明する断面図である。
ファイバとの結合時の障害を説明する断面図である。
図において、５は光ファイバのコア、６は光ファイバの
クラッドである。
クラッドである。
共振器端面より上方に出射するレーザ光７は直接コア５
に入射するが、下方に出射するレーザ光８は溝３の底面
で反射してコア５に入射するため、雑音が発生する。
に入射するが、下方に出射するレーザ光８は溝３の底面
で反射してコア５に入射するため、雑音が発生する。
上記問題点の解決は、基板表面に半導体レーザを構成す
る半導体層構造を形成し、チップごとに光共振器端面を
露出する溝を形成する工程と、厚さ方向に該溝を投影す
る領域に開口部を有する耐食刻膜を基板裏面に形成し、
さらに基板表面全面に耐食刻膜を被着し、これらの耐食
刻膜をマスクにして基板をエツチングする工程とを含む
半導体レーザのチップ分離方法により達成される。
る半導体層構造を形成し、チップごとに光共振器端面を
露出する溝を形成する工程と、厚さ方向に該溝を投影す
る領域に開口部を有する耐食刻膜を基板裏面に形成し、
さらに基板表面全面に耐食刻膜を被着し、これらの耐食
刻膜をマスクにして基板をエツチングする工程とを含む
半導体レーザのチップ分離方法により達成される。
本発明はエツチング端面半導体レーザの溝底面からの反
射光の悪影響を除去するため、基板裏面よりの選択エツ
チングによりチップ分離を行い、溝底面の張り出し部分
を最小限にするものである。
射光の悪影響を除去するため、基板裏面よりの選択エツ
チングによりチップ分離を行い、溝底面の張り出し部分
を最小限にするものである。
第１図（１１〜（３）は本発明による半導体レーザのチ
ップ分離方法を説明する断面図である。
ップ分離方法を説明する断面図である。
第１図（１）において、溝３、および端面保護膜４の形
成が終了した半導体レーザの基板裏面に、耐食刻膜とし
て、溝３の底面を厚さ方向に投影する位置を開口するパ
ターニングされたレジスト膜９を形成する。
成が終了した半導体レーザの基板裏面に、耐食刻膜とし
て、溝３の底面を厚さ方向に投影する位置を開口するパ
ターニングされたレジスト膜９を形成する。
つぎに、基板表面に耐食刻膜としてレジスト膜１０を全
面塗布して表面のレーザの半導体層構造を保護する。
面塗布して表面のレーザの半導体層構造を保護する。
第１図（２）において、レジスト膜９．１０をマスクに
してドライエツチング、またはケミカルエツチングを行
い、基板１と溝３の底面に形成されている端面保護膜４
とを除去して、チップごとに分離する。
してドライエツチング、またはケミカルエツチングを行
い、基板１と溝３の底面に形成されている端面保護膜４
とを除去して、チップごとに分離する。
第１図（３）により、レジスト膜９．１０を除去し、通
常の工程でｔ極（と（に図示せず）を形成し、チップを
チップボンディングステム１１上に、ろう材１２を用い
てボンディングし、電極配線後レーザを完成し、光ファ
イバと結合する。
常の工程でｔ極（と（に図示せず）を形成し、チップを
チップボンディングステム１１上に、ろう材１２を用い
てボンディングし、電極配線後レーザを完成し、光ファ
イバと結合する。
この場合、出射光の上下の拡がりを各２０°とし、共振
器の溝底面よりの高さくｂｌを５μｍとすると、共振器
端面より下方最大角の出射光が溝底面と交わる位置まで
の水平距離（ｃ）は１４μｍとなる。
器の溝底面よりの高さくｂｌを５μｍとすると、共振器
端面より下方最大角の出射光が溝底面と交わる位置まで
の水平距離（ｃ）は１４μｍとなる。
本発明によると、上記溝底面の張り出し長さの制御はり
ソグラフィの精度によるため、再現性よく余裕をもって
上記水平距離（ｃ）の１４μｍ以下に抑えることは容易
である。
ソグラフィの精度によるため、再現性よく余裕をもって
上記水平距離（ｃ）の１４μｍ以下に抑えることは容易
である。
以上詳細に説明したように本発明によれば、基板の背面
選択エツチングによりチップ分離用溝底面の張り出し部
分を再現性よく短く形成できるため、光ファイバとの結
合時に溝底面からの反射光雑音を防ぐことができる。
選択エツチングによりチップ分離用溝底面の張り出し部
分を再現性よく短く形成できるため、光ファイバとの結
合時に溝底面からの反射光雑音を防ぐことができる。
第１図（１１〜（３）は本発明による半導体レーザのチ
ップ分離方法を説明する断面図、 第２図は従来のチップ分離方法を説明する断面図、 第３図は溝底部の張り出し部分が長くなったレーザと光
ファイバとの結合時の障害を説明する断面図である。 図において、５は光ファイバのコア、６は光ファイバの
クラッドである。 共振器端面より上方に出射するレーザ光７は直接コア５
に入射するが、下方に出射するレーザ光８は１１１３の
底部で反射してコア５に入射するため、雑音が発生する
。 図において、 １は基牟反、 ２は半導体レーザを構成する半導体層構造、２Ａは活性
層、 ３はチップ分離用の溝、 ４は端面保護膜でＳｉＪ、層、 ５は光ファイバのコア、 ６は光ファイバのクラッド、 ７は直接光ファイバに入射する光、 ８は反射して光ファイバに入射する光、９．１０はレジ
スト膜、 １１はチップボンデインダステム、 １２はろう材 である。 特許出願人 工業技術院長 飯塚幸三 従来、イ列の断面図 第 ２ 関 ７？イバｊ、吉イト日弄の゛ト国１早７乞ｊ作′づ”し
デづｊ′径乃巴ハ第 ３ 図
ップ分離方法を説明する断面図、 第２図は従来のチップ分離方法を説明する断面図、 第３図は溝底部の張り出し部分が長くなったレーザと光
ファイバとの結合時の障害を説明する断面図である。 図において、５は光ファイバのコア、６は光ファイバの
クラッドである。 共振器端面より上方に出射するレーザ光７は直接コア５
に入射するが、下方に出射するレーザ光８は１１１３の
底部で反射してコア５に入射するため、雑音が発生する
。 図において、 １は基牟反、 ２は半導体レーザを構成する半導体層構造、２Ａは活性
層、 ３はチップ分離用の溝、 ４は端面保護膜でＳｉＪ、層、 ５は光ファイバのコア、 ６は光ファイバのクラッド、 ７は直接光ファイバに入射する光、 ８は反射して光ファイバに入射する光、９．１０はレジ
スト膜、 １１はチップボンデインダステム、 １２はろう材 である。 特許出願人 工業技術院長 飯塚幸三 従来、イ列の断面図 第 ２ 関 ７？イバｊ、吉イト日弄の゛ト国１早７乞ｊ作′づ”し
デづｊ′径乃巴ハ第 ３ 図
Claims (1)
- 【特許請求の範囲】 基板表面に半導体レーザを構成する半導体層構造を形成
し、チップごとに光共振器端面を露出する溝を形成する
工程と、 厚さ方向に該溝の底面を投影する領域に開口部を有する
耐食刻膜を基板裏面に形成し、さらに基板表面全面に耐
食刻膜を被着し、これらの耐食刻膜をマスクにして基板
をエッチングする工程とを含むことを特徴とする半導体
レーザのチップ分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22981386A JPS6386490A (ja) | 1986-09-30 | 1986-09-30 | 半導体レ−ザのチツプ分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22981386A JPS6386490A (ja) | 1986-09-30 | 1986-09-30 | 半導体レ−ザのチツプ分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386490A true JPS6386490A (ja) | 1988-04-16 |
Family
ID=16898068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22981386A Pending JPS6386490A (ja) | 1986-09-30 | 1986-09-30 | 半導体レ−ザのチツプ分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5224738A (en) * | 1992-03-27 | 1993-07-06 | Jun Taga | Double piping structure |
| JP6394832B1 (ja) * | 2017-11-17 | 2018-09-26 | 三菱電機株式会社 | 半導体レーザ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567433A (en) * | 1979-06-29 | 1981-01-26 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
| JPS61150291A (ja) * | 1984-12-24 | 1986-07-08 | Hitachi Ltd | 半導体レ−ザ素子の製造方法 |
-
1986
- 1986-09-30 JP JP22981386A patent/JPS6386490A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567433A (en) * | 1979-06-29 | 1981-01-26 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
| JPS61150291A (ja) * | 1984-12-24 | 1986-07-08 | Hitachi Ltd | 半導体レ−ザ素子の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5224738A (en) * | 1992-03-27 | 1993-07-06 | Jun Taga | Double piping structure |
| JP6394832B1 (ja) * | 2017-11-17 | 2018-09-26 | 三菱電機株式会社 | 半導体レーザ装置 |
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