JPS638628B2 - - Google Patents
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- JPS638628B2 JPS638628B2 JP57101103A JP10110382A JPS638628B2 JP S638628 B2 JPS638628 B2 JP S638628B2 JP 57101103 A JP57101103 A JP 57101103A JP 10110382 A JP10110382 A JP 10110382A JP S638628 B2 JPS638628 B2 JP S638628B2
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- gate electrode
- polycrystalline silicon
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- silicon film
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、紫外線消去形不揮発性MOS半導
体メモリ装置のような、二重シリコンゲート構造
を有する半導体装置の製造方法に関するものであ
る。
体メモリ装置のような、二重シリコンゲート構造
を有する半導体装置の製造方法に関するものであ
る。
第１図および第２図はこの種装置の従来の製造
方法の主要段階での状態を示す断面図である。以
下、その製造工程順に説明する。まず、第１図に
於いて、シリコン基板１の上に素子間分離を目的
とした厚いシリコン酸化膜２を選択的に形成し、
続いてこの素子間分離シリコン酸化膜２で囲まれ
たシリコン基板１の部分の上に比較的薄い第１ゲ
ート酸化膜３を、さらにその上に浮遊ゲート電極
多結晶シリコン膜４を形成する。そして、この多
結晶シリコン膜４を任意の抵抗にする場合は続い
てリン等の不純物を注入または熱拡散する。次
に、浮遊ゲート電極多結晶シリコン膜４の表面部
を酸化して層間絶縁膜となる第２ゲート酸化膜５
を生成させる。続いて、制御ゲート電極多結晶シ
リコン膜６を形成し、第１層目の多結晶シリコン
膜４と同様、任意の抵抗にする場合は、リン等の
不純物を注入または熱拡散する。
方法の主要段階での状態を示す断面図である。以
下、その製造工程順に説明する。まず、第１図に
於いて、シリコン基板１の上に素子間分離を目的
とした厚いシリコン酸化膜２を選択的に形成し、
続いてこの素子間分離シリコン酸化膜２で囲まれ
たシリコン基板１の部分の上に比較的薄い第１ゲ
ート酸化膜３を、さらにその上に浮遊ゲート電極
多結晶シリコン膜４を形成する。そして、この多
結晶シリコン膜４を任意の抵抗にする場合は続い
てリン等の不純物を注入または熱拡散する。次
に、浮遊ゲート電極多結晶シリコン膜４の表面部
を酸化して層間絶縁膜となる第２ゲート酸化膜５
を生成させる。続いて、制御ゲート電極多結晶シ
リコン膜６を形成し、第１層目の多結晶シリコン
膜４と同様、任意の抵抗にする場合は、リン等の
不純物を注入または熱拡散する。
以上のように多結晶シリコン膜４，６とシリコ
ン酸化膜３，５とから成る多層構造を形成した後
に、ホトレジスト７によるエツチングマスクを配
置し、制御ゲート電極多結晶シリコン膜６、第２
ゲート酸化膜５、浮遊ゲート電極多結晶シリコン
膜４、第１ゲート酸化膜３の順でエツチングを行
なう。この後、ホトレジスト７を除去し、続いて
シリコン基板１の露出上面部にシリコン基板１と
逆極性の導電特性を持つ不純物拡散層８を不純物
のイオン注入または熱拡散により自己整合的に形
成する。このようにして、第２図に示すような
MOS形多結晶シリコン膜メモリーゲート構造を
形成してきた。
ン酸化膜３，５とから成る多層構造を形成した後
に、ホトレジスト７によるエツチングマスクを配
置し、制御ゲート電極多結晶シリコン膜６、第２
ゲート酸化膜５、浮遊ゲート電極多結晶シリコン
膜４、第１ゲート酸化膜３の順でエツチングを行
なう。この後、ホトレジスト７を除去し、続いて
シリコン基板１の露出上面部にシリコン基板１と
逆極性の導電特性を持つ不純物拡散層８を不純物
のイオン注入または熱拡散により自己整合的に形
成する。このようにして、第２図に示すような
MOS形多結晶シリコン膜メモリーゲート構造を
形成してきた。
次に動作について説明する。第２図において、
不純物拡散層８の左右いずれか一方をドレイン領
域とし、そこに高電圧を加えて、シリコン基板１
とドレイン領域との間でアバランシエ破壊を起こ
し、高エネルギーを持つホツトキヤリアーを生成
させる。この時、制御ゲート電極多結晶シリコン
膜６に高電圧を加えて、トンネル効果によりホツ
トキヤリアーを浮遊ゲート電極多結晶シリコン膜
４に注入する。ここで制御ゲート電極多結晶シリ
コン膜６は連続して別のビツトのメモリ素子へも
続いているので、多結晶シリコン膜４，６間の耐
圧が低いと、すでに書き込まれたビツトの素子に
属する浮遊ゲート電極多結晶シリコン膜４中のキ
ヤリアが、高電圧のかかる制御ゲート電極側へ引
き抜かれる事になる。従つて、浮遊ゲートおよび
制御ゲート電極多結晶シリコン膜４，６間の電気
的耐圧は十分高くなければならない。
不純物拡散層８の左右いずれか一方をドレイン領
域とし、そこに高電圧を加えて、シリコン基板１
とドレイン領域との間でアバランシエ破壊を起こ
し、高エネルギーを持つホツトキヤリアーを生成
させる。この時、制御ゲート電極多結晶シリコン
膜６に高電圧を加えて、トンネル効果によりホツ
トキヤリアーを浮遊ゲート電極多結晶シリコン膜
４に注入する。ここで制御ゲート電極多結晶シリ
コン膜６は連続して別のビツトのメモリ素子へも
続いているので、多結晶シリコン膜４，６間の耐
圧が低いと、すでに書き込まれたビツトの素子に
属する浮遊ゲート電極多結晶シリコン膜４中のキ
ヤリアが、高電圧のかかる制御ゲート電極側へ引
き抜かれる事になる。従つて、浮遊ゲートおよび
制御ゲート電極多結晶シリコン膜４，６間の電気
的耐圧は十分高くなければならない。
ところで、第３図は第１図および第２図の従来
装置における二重多結晶シリコンゲート構造部分
の拡大断面図で、浮遊ゲート電極４の材料として
多結晶シリコンを用いているので、その表面は結
晶粒の大きさを反映して、第３図に示すように凹
凸を生じ、この浮遊ゲート電極多結晶シリコン膜
４の表面部を酸化して形成する第２ゲート酸化膜
５の表面も同様の凹凸状態となり、両多結晶シリ
コン膜４，６間の耐圧が低下するので従来装置で
は前述のように、その動作信頼性に問題があつ
た。
装置における二重多結晶シリコンゲート構造部分
の拡大断面図で、浮遊ゲート電極４の材料として
多結晶シリコンを用いているので、その表面は結
晶粒の大きさを反映して、第３図に示すように凹
凸を生じ、この浮遊ゲート電極多結晶シリコン膜
４の表面部を酸化して形成する第２ゲート酸化膜
５の表面も同様の凹凸状態となり、両多結晶シリ
コン膜４，６間の耐圧が低下するので従来装置で
は前述のように、その動作信頼性に問題があつ
た。
この発明は以上のような点に鑑みてなされたも
ので、第１層目の浮遊ゲート電極多結晶シリコン
膜をレーザ光の照射によつてアニーリングして単
結晶化することによつて表面の凹凸をなくして、
第２ゲート酸化膜とこれを挟む両多結晶シリコン
膜との界面状態をスムーズな断面構造とし浮遊ゲ
ート電極と制御ゲート電極との間の耐圧の高い二
重シリコンゲート電界効果形の半導体装置の製造
方法を提供することを目的としている。
ので、第１層目の浮遊ゲート電極多結晶シリコン
膜をレーザ光の照射によつてアニーリングして単
結晶化することによつて表面の凹凸をなくして、
第２ゲート酸化膜とこれを挟む両多結晶シリコン
膜との界面状態をスムーズな断面構造とし浮遊ゲ
ート電極と制御ゲート電極との間の耐圧の高い二
重シリコンゲート電界効果形の半導体装置の製造
方法を提供することを目的としている。
第４図および第５図はこの発明の製造方法の一
実施例の主要段階での状態を示す断面図で、第１
〜３図の従来例と同等部分は同一符号で示す。ま
ず、第４図に示すように、従来と同様にシリコン
基板１の上に素子間分離用の厚いシリコン酸化膜
２を選択的に形成し、この素子間分離シリコン酸
化膜２で囲まれたシリコン基板１の部分の上に比
較的薄い第１ゲート酸化膜３を形成し、更にその
上に浮遊ゲート電極多結晶シリコン膜４を形成す
る。この段階で図示矢印Ｌのように高エネルギー
のレーザ光を照射して多結晶シリコン膜４を単結
晶化させ、その後に任意の抵抗値とするために不
純物を注入または熱拡散させる。このようにし
て、第５図に示すように単結晶シリコン浮遊ゲー
ト電極９としたのち、その上に比較的薄い第２ゲ
ート酸化膜５と制御ゲート電極多結晶シリコン膜
６とを順次形成し、その上にホトレジストマスク
７を設け、従来と同様に、上記多層膜をエツチン
グし、更にシリコン基板１内にソースおよびドレ
インの不純物拡散層を自己整合的に形成して二重
シリコンゲート電界効果形半導体装置は完成す
る。
実施例の主要段階での状態を示す断面図で、第１
〜３図の従来例と同等部分は同一符号で示す。ま
ず、第４図に示すように、従来と同様にシリコン
基板１の上に素子間分離用の厚いシリコン酸化膜
２を選択的に形成し、この素子間分離シリコン酸
化膜２で囲まれたシリコン基板１の部分の上に比
較的薄い第１ゲート酸化膜３を形成し、更にその
上に浮遊ゲート電極多結晶シリコン膜４を形成す
る。この段階で図示矢印Ｌのように高エネルギー
のレーザ光を照射して多結晶シリコン膜４を単結
晶化させ、その後に任意の抵抗値とするために不
純物を注入または熱拡散させる。このようにし
て、第５図に示すように単結晶シリコン浮遊ゲー
ト電極９としたのち、その上に比較的薄い第２ゲ
ート酸化膜５と制御ゲート電極多結晶シリコン膜
６とを順次形成し、その上にホトレジストマスク
７を設け、従来と同様に、上記多層膜をエツチン
グし、更にシリコン基板１内にソースおよびドレ
インの不純物拡散層を自己整合的に形成して二重
シリコンゲート電界効果形半導体装置は完成す
る。
第６図はこの実施例の方法で作成された二重シ
リコンゲート構造部分の拡大断面図で、この実施
例の方法では浮遊ゲートとして、まず多結晶シリ
コン膜４を形成し、これをレーザアニールして単
結晶化し単結晶シリコン浮遊ゲート電極９とした
ので、その表面の凹凸はなくなり、従つて、その
上に形成される第２ゲート酸化膜５の上面にも凹
凸は生ぜず、多層構造の各界面とも第６図に示す
ように平滑となる。従つて、浮遊ゲート電極単結
晶シリコン膜９と制御ゲート電極多結晶シリコン
膜６との間の耐圧は向上する。
リコンゲート構造部分の拡大断面図で、この実施
例の方法では浮遊ゲートとして、まず多結晶シリ
コン膜４を形成し、これをレーザアニールして単
結晶化し単結晶シリコン浮遊ゲート電極９とした
ので、その表面の凹凸はなくなり、従つて、その
上に形成される第２ゲート酸化膜５の上面にも凹
凸は生ぜず、多層構造の各界面とも第６図に示す
ように平滑となる。従つて、浮遊ゲート電極単結
晶シリコン膜９と制御ゲート電極多結晶シリコン
膜６との間の耐圧は向上する。
以上のように、この発明の方法では浮遊ゲート
電極をまず多結晶シリコン膜で形成しレーザ光を
照射アニールして単結晶化するのでその表面は凹
凸がなくなり、多層ゲート構造の各界面とも平滑
となり、浮遊ゲート電極と制御ゲート電極との耐
圧は向上し、動作信頼性の高い二重シリコンゲー
ト電界効果形半導体装置が得られる。
電極をまず多結晶シリコン膜で形成しレーザ光を
照射アニールして単結晶化するのでその表面は凹
凸がなくなり、多層ゲート構造の各界面とも平滑
となり、浮遊ゲート電極と制御ゲート電極との耐
圧は向上し、動作信頼性の高い二重シリコンゲー
ト電界効果形半導体装置が得られる。
第１図および第２図は従来の製造方法の主要段
階での状態を示す断面図、第３図はその二重多結
晶シリコンゲート構造部の拡大断面図、第４図お
よび第５図はこの発明の一実施例の方法の主要段
階での状態を示す断面図、第６図はこの実施例の
方法で作成された二重シリコンゲート構造部分の
拡大断面図である。 図において、１はシリコン基板、３は第１ゲー
ト酸化膜、４は多結晶シリコン膜、５は第２ゲー
ト酸化膜、６は制御（第２層）ゲート電極多結晶
シリコン膜、９は浮遊（第１層）ゲート電極シリ
コン膜である。なお、図中同一符号は同一または
相当部分を示す。
階での状態を示す断面図、第３図はその二重多結
晶シリコンゲート構造部の拡大断面図、第４図お
よび第５図はこの発明の一実施例の方法の主要段
階での状態を示す断面図、第６図はこの実施例の
方法で作成された二重シリコンゲート構造部分の
拡大断面図である。 図において、１はシリコン基板、３は第１ゲー
ト酸化膜、４は多結晶シリコン膜、５は第２ゲー
ト酸化膜、６は制御（第２層）ゲート電極多結晶
シリコン膜、９は浮遊（第１層）ゲート電極シリ
コン膜である。なお、図中同一符号は同一または
相当部分を示す。
Claims (1)
- １ シリコン基板上に第１ゲート酸化膜、第１層
ゲート電極シリコン膜、第２ゲート酸化膜、及び
第２層ゲート電極多結晶シリコン膜が順次形成さ
れた二重シリコンゲート電界効果形半導体装置を
製造するに際して、上記第１ゲート酸化膜の上に
多結晶シリコン膜を形成し、これにレーザ光を照
射してアニールし単結晶化して第１層ゲート電極
シリコン膜とすることを特徴とする二層シリコン
ゲート電界効果形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101103A JPS58216469A (ja) | 1982-06-10 | 1982-06-10 | 二重シリコンゲ−ト電界効果形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101103A JPS58216469A (ja) | 1982-06-10 | 1982-06-10 | 二重シリコンゲ−ト電界効果形半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58216469A JPS58216469A (ja) | 1983-12-16 |
| JPS638628B2 true JPS638628B2 (ja) | 1988-02-23 |
Family
ID=14291744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101103A Granted JPS58216469A (ja) | 1982-06-10 | 1982-06-10 | 二重シリコンゲ−ト電界効果形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58216469A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216392A (ja) * | 1993-01-20 | 1994-08-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1982
- 1982-06-10 JP JP57101103A patent/JPS58216469A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58216469A (ja) | 1983-12-16 |
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