JPS638522B2 - - Google Patents
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- JPS638522B2 JPS638522B2 JP14894278A JP14894278A JPS638522B2 JP S638522 B2 JPS638522 B2 JP S638522B2 JP 14894278 A JP14894278 A JP 14894278A JP 14894278 A JP14894278 A JP 14894278A JP S638522 B2 JPS638522 B2 JP S638522B2
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- switching element
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- 230000010365 information processing Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
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- 239000010409 thin film Substances 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/48—Disposition or mounting of heads or head supports relative to record carriers ; arrangements of heads, e.g. for scanning the record carrier to increase the relative speed
- G11B5/49—Fixed mounting or arrangements, e.g. one head per track
- G11B5/4969—Details for track selection or addressing
Landscapes
- Digital Magnetic Recording (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明はデイジタル信号を磁気記録媒体上に記
録するための駆動装置に関し、特に多チヤンネル
で記録する際の駆動電流をチヤンネル数に関係な
く低電流値に設定することのできる多チヤンネル
磁気ヘツドの駆動装置に関するものである。
録するための駆動装置に関し、特に多チヤンネル
で記録する際の駆動電流をチヤンネル数に関係な
く低電流値に設定することのできる多チヤンネル
磁気ヘツドの駆動装置に関するものである。
＜従来の技術＞
従来、磁気ヘツドを用いた多チヤンネル記録装
置においては、例えば第１図に例示する駆動回路
の如く、磁気ヘツド１は互いに並列に配置され、
各磁気ヘツド１に接続される制御用トランジスタ
２，３のスイツチング動作を介して磁気ヘツド１
のヘツドコイル４に記録電流Iwを流し、それぞ
れのチヤンネル毎に流れる記録電流Iwの制御に
より記録媒体上に記録を実行する構成が一般的に
採用されている。
置においては、例えば第１図に例示する駆動回路
の如く、磁気ヘツド１は互いに並列に配置され、
各磁気ヘツド１に接続される制御用トランジスタ
２，３のスイツチング動作を介して磁気ヘツド１
のヘツドコイル４に記録電流Iwを流し、それぞ
れのチヤンネル毎に流れる記録電流Iwの制御に
より記録媒体上に記録を実行する構成が一般的に
採用されている。
第１図の駆動回路は、電源よりの外部電圧Ｖc.c.
を相補的接続された制御用トランジスタ２，３の
エミツタ―コレクタ間に印加し、制御用トランジ
スタ２，３のベース電位を制御してスイツチング
動作を行わせることによりデイジタル信号に対応
した記録電流Iwを制御用トランジスタ２，３の
エミツターコレクタ間に接続されかつ各チヤンネ
ル毎に設けられた磁気ヘツド１のヘツドコイル４
に抵抗を介して流し、磁気ヘツド１に発生する磁
界により磁気ヘツド１を通過する記録媒体を磁化
するものであり、記録電流が絶対値｜Iw｜をも
つて正負方向に反転するNRZ（Non Return to
Zero）方式に基づく記録に於いてはデイジタル
信号“１”の記録と“０”の記録は記録電流Iw
のヘツドコイル４に流れる方向を互いに逆方向に
切換えることにより行なわれる。従つて各チヤン
ネルの磁気ヘツド１の各々に“１”または“０”
信号を記録するものとすると記録電流Iwは全て
のヘツドコイル４に流す必要が生じｎチヤンネル
で記録を行う場合、駆動電流は必然的にｎ×Iw
の電流値を要することとなる。
を相補的接続された制御用トランジスタ２，３の
エミツタ―コレクタ間に印加し、制御用トランジ
スタ２，３のベース電位を制御してスイツチング
動作を行わせることによりデイジタル信号に対応
した記録電流Iwを制御用トランジスタ２，３の
エミツターコレクタ間に接続されかつ各チヤンネ
ル毎に設けられた磁気ヘツド１のヘツドコイル４
に抵抗を介して流し、磁気ヘツド１に発生する磁
界により磁気ヘツド１を通過する記録媒体を磁化
するものであり、記録電流が絶対値｜Iw｜をも
つて正負方向に反転するNRZ（Non Return to
Zero）方式に基づく記録に於いてはデイジタル
信号“１”の記録と“０”の記録は記録電流Iw
のヘツドコイル４に流れる方向を互いに逆方向に
切換えることにより行なわれる。従つて各チヤン
ネルの磁気ヘツド１の各々に“１”または“０”
信号を記録するものとすると記録電流Iwは全て
のヘツドコイル４に流す必要が生じｎチヤンネル
で記録を行う場合、駆動電流は必然的にｎ×Iw
の電流値を要することとなる。
＜発明が解決しようとする問題点＞
以上の如く、従来の駆動装置に於いてはチヤン
ネル数が増加するに伴つて消費電力の増大及び電
源電圧の容量増加をきたすこととなる。
ネル数が増加するに伴つて消費電力の増大及び電
源電圧の容量増加をきたすこととなる。
＜問題点を解決するための手段＞
本発明はこのような問題点を解決するために、
磁気ヘツドと、該磁気ヘツドに対応して設けられ
たスイツチング素子にて構成され前記磁気ヘツド
の通電方向を外部からのデイジタル情報処理信号
に応じて切換える通電制御手段とからなる結合体
が複数組直列的に接続され、前記複数組の結合体
にて磁気記録媒体上に多チヤンネル同時に互いに
異なるデイジタル情報の記録を行なわしめるため
の制御信号を前記通電制御手段に供給する信号供
給手段を具備したものである。
磁気ヘツドと、該磁気ヘツドに対応して設けられ
たスイツチング素子にて構成され前記磁気ヘツド
の通電方向を外部からのデイジタル情報処理信号
に応じて切換える通電制御手段とからなる結合体
が複数組直列的に接続され、前記複数組の結合体
にて磁気記録媒体上に多チヤンネル同時に互いに
異なるデイジタル情報の記録を行なわしめるため
の制御信号を前記通電制御手段に供給する信号供
給手段を具備したものである。
＜作 用＞
本発明では上記構成を備えたことで、チヤンネ
ル数の増加に影響されることなく記録電流を低電
流値に設定して全チヤンネルの磁気ヘツドを駆動
させることのできるものである。
ル数の増加に影響されることなく記録電流を低電
流値に設定して全チヤンネルの磁気ヘツドを駆動
させることのできるものである。
＜実施例＞
以下、本発明にかかる実施例について図面を参
照しながら詳細に説明する。
照しながら詳細に説明する。
第２図は本発明の一実施例における基本的動作
を説明する説明図である。第３図は本発明の一実
施例を示す駆動回路の回路構成図である。
を説明する説明図である。第３図は本発明の一実
施例を示す駆動回路の回路構成図である。
以下、第２図に基づいて説明す。同図におい
て、複数の磁気ヘツド１によりチヤンネルCH1，
CH2，…，CHo-1，CHoが構成され、各磁気ヘツ
ド１はそれぞれの入出力端間で互いに連通するス
イツチング素子５，６を介して直列接続されてい
る。直列接続体の両端に位置するスイツチング素
子５及び６は外部端子７および８に接続され、外
部端子７，８を介して電源よりの外部電圧Ｖc.c.が
印加される。磁気ヘツド１の一方の端部に連結さ
れたスイツチング素子５は接点ａまたはｂと択一
的に接続されて導通し、同様に磁気ヘツド１の他
方の端部に連結されたスイツチング素子６は接点
a′またはb′と択一的に接続されて導通する。接点
ａは磁気ヘツド１の一方の端部及び接点b′と接続
され、接点a′は磁気ヘツド１の他方の端部及び接
点ｂと接続されている。スイツチング素子５が接
点ａと接続されている状態の時、連動するスイツ
チング素子６は接点a′と接続状態となる。従つて
磁気ヘツド１のヘツドコイル４には外部端子７，
８より印加される外部電圧Ｖc.c.に基づく記録電流
Iwが流れる。スイツチング素子５が接点ｂに接
続されると、これに連動するスイツチング素子６
は接点b′と接続されることになり、記録電流Iw
はスイツチング素子５の接点ｂよりスイツチング
素子６の接点a′を介して磁気ヘツド１のヘツドコ
イル４に前記とは逆向きに流れ、スイツチング素
子５の接点ａよりスイツチング素子６の接点b′を
介して隣接されたチヤンネルの磁気ヘツド１に順
次導通される。即ち磁気ヘツド１はスイツチング
素子５，６の接点ａ，ｂ及びa′，b′を選択的に導
通状態とすることによりその入出力端が切換えら
れ、ヘツドコイル４に流れる記録電流Iwの向き
が変換される。
て、複数の磁気ヘツド１によりチヤンネルCH1，
CH2，…，CHo-1，CHoが構成され、各磁気ヘツ
ド１はそれぞれの入出力端間で互いに連通するス
イツチング素子５，６を介して直列接続されてい
る。直列接続体の両端に位置するスイツチング素
子５及び６は外部端子７および８に接続され、外
部端子７，８を介して電源よりの外部電圧Ｖc.c.が
印加される。磁気ヘツド１の一方の端部に連結さ
れたスイツチング素子５は接点ａまたはｂと択一
的に接続されて導通し、同様に磁気ヘツド１の他
方の端部に連結されたスイツチング素子６は接点
a′またはb′と択一的に接続されて導通する。接点
ａは磁気ヘツド１の一方の端部及び接点b′と接続
され、接点a′は磁気ヘツド１の他方の端部及び接
点ｂと接続されている。スイツチング素子５が接
点ａと接続されている状態の時、連動するスイツ
チング素子６は接点a′と接続状態となる。従つて
磁気ヘツド１のヘツドコイル４には外部端子７，
８より印加される外部電圧Ｖc.c.に基づく記録電流
Iwが流れる。スイツチング素子５が接点ｂに接
続されると、これに連動するスイツチング素子６
は接点b′と接続されることになり、記録電流Iw
はスイツチング素子５の接点ｂよりスイツチング
素子６の接点a′を介して磁気ヘツド１のヘツドコ
イル４に前記とは逆向きに流れ、スイツチング素
子５の接点ａよりスイツチング素子６の接点b′を
介して隣接されたチヤンネルの磁気ヘツド１に順
次導通される。即ち磁気ヘツド１はスイツチング
素子５，６の接点ａ，ｂ及びa′，b′を選択的に導
通状態とすることによりその入出力端が切換えら
れ、ヘツドコイル４に流れる記録電流Iwの向き
が変換される。
各チヤンネルCH1，……，CHoの磁気ヘツド１
に連結されたスイツチング素子５，６の接点ａ，
ｂ及びa′，b′との接続状態を記録すべきデイジタ
ル信号“０”または“１”に対応して切換え制御
し、各チヤンネルCH1，……，CHo毎に記録電流
Iwの方向を選択することによつてNRZ方式に基
づく多チヤンネル記録が可能となる。磁気ヘツド
１は全て直列に接続されているため、全チヤンネ
ルに於いて必要な記録電流はIwである。
に連結されたスイツチング素子５，６の接点ａ，
ｂ及びa′，b′との接続状態を記録すべきデイジタ
ル信号“０”または“１”に対応して切換え制御
し、各チヤンネルCH1，……，CHo毎に記録電流
Iwの方向を選択することによつてNRZ方式に基
づく多チヤンネル記録が可能となる。磁気ヘツド
１は全て直列に接続されているため、全チヤンネ
ルに於いて必要な記録電流はIwである。
次に第３図を参照しながら本発明の一実施例を
説明する。
説明する。
各チヤンネルCH1，CH2，…，CHo-1，CHo毎
に磁気ヘツド１が設けられ、各磁気ヘツド１が一
方の端部はトランジスタQ1，Q4と、他方の端部
はトランジスタQ2，Q3と接続されている。これ
らのトランジスタQ1，Q2，Q3，Q4が上記磁気ヘ
ツドの通電方向を切換える通電制御手段を構成す
る。
に磁気ヘツド１が設けられ、各磁気ヘツド１が一
方の端部はトランジスタQ1，Q4と、他方の端部
はトランジスタQ2，Q3と接続されている。これ
らのトランジスタQ1，Q2，Q3，Q4が上記磁気ヘ
ツドの通電方向を切換える通電制御手段を構成す
る。
上記トランジスタQ1，Q3のコレクター端子間
は共通接続され、またチヤンネルCH1に於けるこ
のコレクター端子間にはトランジスタQ0のエミ
ツター端子が接続されている。トランジスタQ0
はコレクタ端子が電源回路（図示せず）に接続さ
れて電源電圧Ｖc.c.が印加され、ベース端子に接続
されたコンパレータ（誤差増幅器）Ｂからの制御
電圧に応じてトランジスタQ1，Q3へ記録電流Iw
を供給する。トランジスタQ2，Q4のエミツタ端
子間は共通接続され、次段のチヤンネルに於ける
トランジスタQ1，Q3の共通接続されたコレクタ
ー端子間に接続されている。最終段のチヤンネル
CHoに於けるトランジスタQ2，Q4の共通接続さ
れたエミツタ端子間は抵抗Ｒを介して接地されて
いる。また該エミツタ端子間と抵抗Ｒとの接続点
はコンパレータＢの入力側に接続され帰還回路が
構成されている。従つてコンパレータＢは入力さ
れる電圧V0と帰還される電圧Ｒ・Iwの差動増幅
を行いトランジスタQ0のベース電位を増減して
記録電流Iwを制御するとともにIwの値を決定す
る。トランジスタQ1，Q2のベース端子間は共通
接続され、該ベース端子にはアナログスイツチン
グ素子A1が接続されている。トランジスタQ3，
Q4のベース端子間は同様に共通接続され、アナ
ログスイツチング素子A2が接続されている。こ
れらのアナログスイツチング素子A1，A2の出力
が制御信号となり、上記トランジスタQ1，Q2，
Q3，Q4の動作を制御する。アナログスイツチン
グ素子A2には、それぞれチヤンネル毎に記録情
報に対応したデイジタル情報処理信号Vc1，Vc2，
…Vco-1，Vcoのインバータを介することによる
反転出力がパルス信号として印加され、一方、ア
ナログスイツチング素子素子A1にはこのデイジ
タル情報処理信号Vc1，…，VcoがインバータA0
を介することで正転印加される。アナログスイツ
チング素子A1，A2は例えばMOS・FETで構成す
ることができる。この場合にはドレイン電圧とし
てVBが全アナログスイツチング素子A1，A2に印
加される。ここで上記インバータ、アナログスイ
ツチング素子A1，A2が信号供給手段となり、該
信号供給手段によつて上記トランジスタQ1，Q2，
Q3，Q4の動作を制御する制御信号が供給される。
は共通接続され、またチヤンネルCH1に於けるこ
のコレクター端子間にはトランジスタQ0のエミ
ツター端子が接続されている。トランジスタQ0
はコレクタ端子が電源回路（図示せず）に接続さ
れて電源電圧Ｖc.c.が印加され、ベース端子に接続
されたコンパレータ（誤差増幅器）Ｂからの制御
電圧に応じてトランジスタQ1，Q3へ記録電流Iw
を供給する。トランジスタQ2，Q4のエミツタ端
子間は共通接続され、次段のチヤンネルに於ける
トランジスタQ1，Q3の共通接続されたコレクタ
ー端子間に接続されている。最終段のチヤンネル
CHoに於けるトランジスタQ2，Q4の共通接続さ
れたエミツタ端子間は抵抗Ｒを介して接地されて
いる。また該エミツタ端子間と抵抗Ｒとの接続点
はコンパレータＢの入力側に接続され帰還回路が
構成されている。従つてコンパレータＢは入力さ
れる電圧V0と帰還される電圧Ｒ・Iwの差動増幅
を行いトランジスタQ0のベース電位を増減して
記録電流Iwを制御するとともにIwの値を決定す
る。トランジスタQ1，Q2のベース端子間は共通
接続され、該ベース端子にはアナログスイツチン
グ素子A1が接続されている。トランジスタQ3，
Q4のベース端子間は同様に共通接続され、アナ
ログスイツチング素子A2が接続されている。こ
れらのアナログスイツチング素子A1，A2の出力
が制御信号となり、上記トランジスタQ1，Q2，
Q3，Q4の動作を制御する。アナログスイツチン
グ素子A2には、それぞれチヤンネル毎に記録情
報に対応したデイジタル情報処理信号Vc1，Vc2，
…Vco-1，Vcoのインバータを介することによる
反転出力がパルス信号として印加され、一方、ア
ナログスイツチング素子素子A1にはこのデイジ
タル情報処理信号Vc1，…，VcoがインバータA0
を介することで正転印加される。アナログスイツ
チング素子A1，A2は例えばMOS・FETで構成す
ることができる。この場合にはドレイン電圧とし
てVBが全アナログスイツチング素子A1，A2に印
加される。ここで上記インバータ、アナログスイ
ツチング素子A1，A2が信号供給手段となり、該
信号供給手段によつて上記トランジスタQ1，Q2，
Q3，Q4の動作を制御する制御信号が供給される。
上記デイジタル情報処理信号Vc1，…，Vcoが
“Ｈ”レベル（高レベル）で印加されるとアナロ
グスイツチング素子A2がオン、アナログスイツ
チング素子A1がオフとなり、トランジスタQ3，
Q4がオン状態、トランジスタQ1，Q2がオフ状態
に設定される。従つて記録電流Iwはトランジス
タQ0よりトランジスタQ3を介して磁気ヘツド１
のヘツドコイルに流れ、トランジスタQ4を介し
て次段のチヤンネルへ移送される。一方、デイジ
タル情報処理信号Vc1，…，Vcoが“Ｌ”レベル
（低レベル）で印加されると上記とは逆にアナロ
グスイツチング素子A1がオン、アナログスイツ
チング素子A2がオフとなり、トランジスタQ1，
Q2がオン状態、トランジスタQ3，Q4がオフ状態
に設定される。従つて記録電流Iwはトランジス
タQ1を介して磁気ヘツド１のヘツドコイルに上
記とは逆方向に流れ、トランジスタQ2を介して
次段のチヤンネルへ移送される。以上の如くデイ
ジタル情報処理信号Vc1，…，Vcoを各チヤンネ
ルCH1，…，CHo毎に“Ｈ”レベレまたは“Ｌ”
レベルに切換制御することにより多チヤンネルの
NRZ方式による記録を実行することができる。
“Ｈ”レベル（高レベル）で印加されるとアナロ
グスイツチング素子A2がオン、アナログスイツ
チング素子A1がオフとなり、トランジスタQ3，
Q4がオン状態、トランジスタQ1，Q2がオフ状態
に設定される。従つて記録電流Iwはトランジス
タQ0よりトランジスタQ3を介して磁気ヘツド１
のヘツドコイルに流れ、トランジスタQ4を介し
て次段のチヤンネルへ移送される。一方、デイジ
タル情報処理信号Vc1，…，Vcoが“Ｌ”レベル
（低レベル）で印加されると上記とは逆にアナロ
グスイツチング素子A1がオン、アナログスイツ
チング素子A2がオフとなり、トランジスタQ1，
Q2がオン状態、トランジスタQ3，Q4がオフ状態
に設定される。従つて記録電流Iwはトランジス
タQ1を介して磁気ヘツド１のヘツドコイルに上
記とは逆方向に流れ、トランジスタQ2を介して
次段のチヤンネルへ移送される。以上の如くデイ
ジタル情報処理信号Vc1，…，Vcoを各チヤンネ
ルCH1，…，CHo毎に“Ｈ”レベレまたは“Ｌ”
レベルに切換制御することにより多チヤンネルの
NRZ方式による記録を実行することができる。
尚、上記の如く磁気ヘツドを直列に接続した場
合、最上流の磁気ヘツドの通電制御を行うトラン
ジスタのエミツタ端子電位は相対的に高くなるも
のの、磁気ヘツドをインピーダンスの低いもの、
例えば薄膜化を施した磁気ヘツド（抵抗成分が１
Ω程度）とすればそれ程高電位にはならず充分ト
ランジスタの駆動が可能である。
合、最上流の磁気ヘツドの通電制御を行うトラン
ジスタのエミツタ端子電位は相対的に高くなるも
のの、磁気ヘツドをインピーダンスの低いもの、
例えば薄膜化を施した磁気ヘツド（抵抗成分が１
Ω程度）とすればそれ程高電位にはならず充分ト
ランジスタの駆動が可能である。
第４図は本発明の他の実施例に於ける基本的動
作を説明する説明図である。第５図は本発明の他
の実施例を示す駆動回路の回路構成図である。
作を説明する説明図である。第５図は本発明の他
の実施例を示す駆動回路の回路構成図である。
以下、第４図に基づいて説明する。
複数の磁気ヘツド１によりチヤンネルCH1，
CH2，…，CHo-1，CHoが構成され、各磁気ヘツ
ド１のヘツドコイル４は出力端となるセンタータ
ツプを有し、その両端にはスイツチング素子９が
連結されている。スイツチング素子９はヘツドコ
イル４の入力端部にそれぞれ接続される接点ａ及
び接点ｂを有し、接点ａ，ｂと択一的に接続され
て導通する。ヘツドコイル４のセンタータツプは
次段のスイツチング素子９と順次接続される。ま
たチヤンネルCH1に於けるスイツチング素子９は
外部端子と、チヤンネルCHoに於けるセンタータ
ツプは外部端子と、それぞれ接続され外部端子
７，８を介して電源よりの外部電圧Ｖc.c.が印加さ
れる。スイツチング素子９が接点ａと接続されて
いる状態の時、記録電流Iwは接点ａよりヘツド
コイル４のセンタータツプまで流れ、スイツチン
グ素子９が接点ｂと接続されている状態の時、記
録電流Iwは接点ｂよりヘツドコイル４のセンタ
ータツプまで流れる。即ち記録電流Iwはヘツド
コイル４のセンタータツプといずれか一方の入力
端との間で択一的に導通され、これは結果的に磁
気ヘツド１に於けるヘツドコイル４に相互に逆方
向の記録電流Iwが択一的に切換通電されたこと
になる。従つて各チヤンネルCH1，…，CHoの磁
気ヘツド１に連結されたスイツチング素子９の接
点ａ，ｂとの接続状態を記録情報に応じて選択す
ることによりNRZ方式の多チヤンネル記録が可
能となる。全チヤンネルに於いて必要な記録電流
は前記実施例同様Iwであることは明らかである。
CH2，…，CHo-1，CHoが構成され、各磁気ヘツ
ド１のヘツドコイル４は出力端となるセンタータ
ツプを有し、その両端にはスイツチング素子９が
連結されている。スイツチング素子９はヘツドコ
イル４の入力端部にそれぞれ接続される接点ａ及
び接点ｂを有し、接点ａ，ｂと択一的に接続され
て導通する。ヘツドコイル４のセンタータツプは
次段のスイツチング素子９と順次接続される。ま
たチヤンネルCH1に於けるスイツチング素子９は
外部端子と、チヤンネルCHoに於けるセンタータ
ツプは外部端子と、それぞれ接続され外部端子
７，８を介して電源よりの外部電圧Ｖc.c.が印加さ
れる。スイツチング素子９が接点ａと接続されて
いる状態の時、記録電流Iwは接点ａよりヘツド
コイル４のセンタータツプまで流れ、スイツチン
グ素子９が接点ｂと接続されている状態の時、記
録電流Iwは接点ｂよりヘツドコイル４のセンタ
ータツプまで流れる。即ち記録電流Iwはヘツド
コイル４のセンタータツプといずれか一方の入力
端との間で択一的に導通され、これは結果的に磁
気ヘツド１に於けるヘツドコイル４に相互に逆方
向の記録電流Iwが択一的に切換通電されたこと
になる。従つて各チヤンネルCH1，…，CHoの磁
気ヘツド１に連結されたスイツチング素子９の接
点ａ，ｂとの接続状態を記録情報に応じて選択す
ることによりNRZ方式の多チヤンネル記録が可
能となる。全チヤンネルに於いて必要な記録電流
は前記実施例同様Iwであることは明らかである。
次に第５図を参照しながら第４図に対応する実
施例について説明する。
施例について説明する。
各チヤンネルCH1，CH2，…，CHo-1，CHo毎
に磁気ヘツド１が設けられ、磁気ヘツド１のヘツ
ドコイルの両端に位置する入力端にはトランジス
タQ1，Q2が接続されている。トランジスタQ1，
Q2のコレクター端子間は共通接続され、またチ
ヤンネルCH1に於ける該コレクター端子間にはト
ランジスタQ0を介して電源電圧Ｖc.c.の印加に基
づく記録電流Iwが供給される。トランジスタQ0
はベース端子に接続されたコンパレータＢからの
制御電圧に応じて記録電流Iwの値を決定する。
磁気ヘツドのヘツドコイルに設けられたセンター
タツプは次段のチヤンネルに於けるトランジスタ
Q1，Q2のコレクタ端子に順次接続されている。
最終段のチヤンネルCHoに於けるセンタータツプ
は抵抗Ｒを介して接地されかつ前記実施例同様帰
還回路を介してIw・Ｒの電圧がコンパレータＢ
に帰還される。トランジスタQ1のベース端子は
アナログスイツチング素子A1に、トランジスタ
Q2のベース端子はアナログスイツチング素子A2
に、それぞれ接続されている。アナログスイツチ
ング素子A2には、それぞれチヤンネル毎に記録
情報に対応したデイジタル情報処理信号Vc1，
Vc2，…，Vco-1，Vcoの反転出力がパルス信号と
して印加され、一方、アナログスイツチング素子
A1にはインバータA0を介してデイジタル情報処
理信号Vc1，…，Vcoが正転印加される。アナロ
グスイツチング素子A1，A2をMOS・FETで構成
した場合ドレイン電圧としてVBが全てに印加さ
れる。
に磁気ヘツド１が設けられ、磁気ヘツド１のヘツ
ドコイルの両端に位置する入力端にはトランジス
タQ1，Q2が接続されている。トランジスタQ1，
Q2のコレクター端子間は共通接続され、またチ
ヤンネルCH1に於ける該コレクター端子間にはト
ランジスタQ0を介して電源電圧Ｖc.c.の印加に基
づく記録電流Iwが供給される。トランジスタQ0
はベース端子に接続されたコンパレータＢからの
制御電圧に応じて記録電流Iwの値を決定する。
磁気ヘツドのヘツドコイルに設けられたセンター
タツプは次段のチヤンネルに於けるトランジスタ
Q1，Q2のコレクタ端子に順次接続されている。
最終段のチヤンネルCHoに於けるセンタータツプ
は抵抗Ｒを介して接地されかつ前記実施例同様帰
還回路を介してIw・Ｒの電圧がコンパレータＢ
に帰還される。トランジスタQ1のベース端子は
アナログスイツチング素子A1に、トランジスタ
Q2のベース端子はアナログスイツチング素子A2
に、それぞれ接続されている。アナログスイツチ
ング素子A2には、それぞれチヤンネル毎に記録
情報に対応したデイジタル情報処理信号Vc1，
Vc2，…，Vco-1，Vcoの反転出力がパルス信号と
して印加され、一方、アナログスイツチング素子
A1にはインバータA0を介してデイジタル情報処
理信号Vc1，…，Vcoが正転印加される。アナロ
グスイツチング素子A1，A2をMOS・FETで構成
した場合ドレイン電圧としてVBが全てに印加さ
れる。
デイジタル情報処理信号Vc1，…，Vcoが“Ｈ”
レベルで印加されるとアナログスイツチング素子
A2がオン、アナログスイツチング素子A1がオフ
となり、トランジスタQ2がオン、トランジスタ
Q1がオフに設定される。この結果、記録電流Iw
はトランジスタQ2を介して磁気ヘツド１のヘツ
ドコイルの一方よりセンタータツプまで導入さ
れ、センタータツプを介して次段のチヤンネルへ
移送される。一方、デイジタル情報処理信号
Vc1，…，Vcoが“Ｌ”レベルで印加されると上
記とは逆にアナログスイツチング素子A1がオン、
アナログスイツチング素子A2がオフとなり、ト
ランジスタQ1がオン、トランジスタQ2がオフに
設定される。この結果、記録電流Iwはトランジ
スタQ1を介して磁気ヘツド１のヘツドコイルの
他方端よりセンタータツプまで導入され、センタ
ータツプを介して次段のチヤンネルへ移送され
る。以上の如くデイジタル情報処理信号Vc1，
…，Vcoを各チヤンネルCH1，…，CHo毎に
“Ｈ”レベルまたは“Ｌ”レベルに切換制御する
ことによりヘツドコイルに流れる記録電流Iwの
通電方向を逆転させ多チヤンネルのNRZ方式に
よる記録を実行することができる。
レベルで印加されるとアナログスイツチング素子
A2がオン、アナログスイツチング素子A1がオフ
となり、トランジスタQ2がオン、トランジスタ
Q1がオフに設定される。この結果、記録電流Iw
はトランジスタQ2を介して磁気ヘツド１のヘツ
ドコイルの一方よりセンタータツプまで導入さ
れ、センタータツプを介して次段のチヤンネルへ
移送される。一方、デイジタル情報処理信号
Vc1，…，Vcoが“Ｌ”レベルで印加されると上
記とは逆にアナログスイツチング素子A1がオン、
アナログスイツチング素子A2がオフとなり、ト
ランジスタQ1がオン、トランジスタQ2がオフに
設定される。この結果、記録電流Iwはトランジ
スタQ1を介して磁気ヘツド１のヘツドコイルの
他方端よりセンタータツプまで導入され、センタ
ータツプを介して次段のチヤンネルへ移送され
る。以上の如くデイジタル情報処理信号Vc1，
…，Vcoを各チヤンネルCH1，…，CHo毎に
“Ｈ”レベルまたは“Ｌ”レベルに切換制御する
ことによりヘツドコイルに流れる記録電流Iwの
通電方向を逆転させ多チヤンネルのNRZ方式に
よる記録を実行することができる。
＜効 果＞
以上、詳説した如く本発明によればデイジタル
信号を多チヤンネル記録する場合にチヤンネル数
の増減にかかわりなく一定の駆動電流を供給する
ことによつて全チヤンネルの磁気ヘツドを書込み
駆動することができる。従つて磁気ヘツドの薄膜
化あるいは厚膜化によつてチヤンネル数が増大し
た場合に有効な駆動方式となる。
信号を多チヤンネル記録する場合にチヤンネル数
の増減にかかわりなく一定の駆動電流を供給する
ことによつて全チヤンネルの磁気ヘツドを書込み
駆動することができる。従つて磁気ヘツドの薄膜
化あるいは厚膜化によつてチヤンネル数が増大し
た場合に有効な駆動方式となる。
第１図は従来の多チヤンネル記録方式に於ける
駆動回路構成図である。第２図は本発明の一実施
例に於ける基本的動作を説明する説明図である。
第３図は本発明の一実施例を示す駆動回路の回路
構成図である。第４図は本発明の他の実施例に於
ける基本的動作を説明する説明図である。第５図
は本発明の他の実施例を示す駆動回路の回路構成
図である。 １……磁気ヘツド、４……ヘツドコイル、５，
６，９……スイツチング素子、７，８……外部端
子、A1，A2……アナログスイツチング素子、
Q0，Q1，Q2，Q3，Q4……トランジスタ。
駆動回路構成図である。第２図は本発明の一実施
例に於ける基本的動作を説明する説明図である。
第３図は本発明の一実施例を示す駆動回路の回路
構成図である。第４図は本発明の他の実施例に於
ける基本的動作を説明する説明図である。第５図
は本発明の他の実施例を示す駆動回路の回路構成
図である。 １……磁気ヘツド、４……ヘツドコイル、５，
６，９……スイツチング素子、７，８……外部端
子、A1，A2……アナログスイツチング素子、
Q0，Q1，Q2，Q3，Q4……トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 磁気ヘツドと、該磁気ヘツドに対応して設け
られたスイツチング素子にて構成され前記磁気ヘ
ツドの通電方向を外部からのデイジタル情報処理
信号に応じて切換える通電制御手段とからなる結
合体が複数組直列的に接続され、 前記複数組の結合体にて磁気記録媒体上に多チ
ヤンネル同時に互いに異なるデイジタル情報の記
録を行なわしめるための制御信号を前記通電制御
手段に供給する信号供給手段を具備したことを特
徴とする多チヤンネル磁気情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14894278A JPS5573911A (en) | 1978-11-30 | 1978-11-30 | Method and device for multi-channel magnetic information processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14894278A JPS5573911A (en) | 1978-11-30 | 1978-11-30 | Method and device for multi-channel magnetic information processing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5573911A JPS5573911A (en) | 1980-06-04 |
| JPS638522B2 true JPS638522B2 (ja) | 1988-02-23 |
Family
ID=15464100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14894278A Granted JPS5573911A (en) | 1978-11-30 | 1978-11-30 | Method and device for multi-channel magnetic information processing |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5573911A (ja) |
-
1978
- 1978-11-30 JP JP14894278A patent/JPS5573911A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5573911A (en) | 1980-06-04 |
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