JPS6380686A - 巡回型雑音低減装置 - Google Patents
巡回型雑音低減装置Info
- Publication number
- JPS6380686A JPS6380686A JP61225321A JP22532186A JPS6380686A JP S6380686 A JPS6380686 A JP S6380686A JP 61225321 A JP61225321 A JP 61225321A JP 22532186 A JP22532186 A JP 22532186A JP S6380686 A JPS6380686 A JP S6380686A
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- Japan
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- video signal
- coefficient
- adder
- output video
- voltage dividing
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- Pending
Links
- 125000004122 cyclic group Chemical group 0.000 title claims description 18
- 230000003111 delayed effect Effects 0.000 claims abstract description 22
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000001629 suppression Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、入力映像信号と遅延出力映像信号に対する
係数乗算を改善した巡回型雑音低減装置に関する。
係数乗算を改善した巡回型雑音低減装置に関する。
［従来の技術］
家庭用に用いられるビデオテープレコーダ等の磁気記録
再生装置は、周波数が高くなるほど増加する周波数変・
復調方式に特有の三角雑音を取り除くため、一般には、
輝度信号を周波数変調する前にプリエンファシス回路に
より高域成分を強調しておき、信号再生時にディエンフ
ァシス回路により高域強調を解除することで、輝度信号
中の雑音を低減する方法を採っている。
再生装置は、周波数が高くなるほど増加する周波数変・
復調方式に特有の三角雑音を取り除くため、一般には、
輝度信号を周波数変調する前にプリエンファシス回路に
より高域成分を強調しておき、信号再生時にディエンフ
ァシス回路により高域強調を解除することで、輝度信号
中の雑音を低減する方法を採っている。
しかし、ディエンファシス回路を経た輝度信号にも雑音
が含まれるため、例えば第２図に示す巡回型雑音低減装
置１を、磁気記録再生回路の再生出力端子ｌＯに接続す
ることがある。図示の巡回型雑音低減装置ｌは、フィー
ルド又はフレーム相関の高い映像信号とこれらの相関の
ほとんどない雑音成分との性質の違いを利用して、雑音
成分を抑圧するものであり、出力映像信号Ｖｏ （ｔ）
を遅延して巡回的に入力映像信号Ｖｉ （ｔ）に加算す
るため、巡回型の呼び名がある。入力映像信号Ｖｉ（ｔ
）は、係数が１−にの係数器２を介して加算器３に供給
される。そして、加算器３からは、入力映像信号Ｖｉ（
ｔ）に含まれる雑音を低減した出力映像信号Ｖｏ （ｔ
）が取り出される一方、１フィールド期間又は】フレー
ム期間分の信号遅延のため、遅延器４への供給が並行し
て行われる。
が含まれるため、例えば第２図に示す巡回型雑音低減装
置１を、磁気記録再生回路の再生出力端子ｌＯに接続す
ることがある。図示の巡回型雑音低減装置ｌは、フィー
ルド又はフレーム相関の高い映像信号とこれらの相関の
ほとんどない雑音成分との性質の違いを利用して、雑音
成分を抑圧するものであり、出力映像信号Ｖｏ （ｔ）
を遅延して巡回的に入力映像信号Ｖｉ （ｔ）に加算す
るため、巡回型の呼び名がある。入力映像信号Ｖｉ（ｔ
）は、係数が１−にの係数器２を介して加算器３に供給
される。そして、加算器３からは、入力映像信号Ｖｉ（
ｔ）に含まれる雑音を低減した出力映像信号Ｖｏ （ｔ
）が取り出される一方、１フィールド期間又は】フレー
ム期間分の信号遅延のため、遅延器４への供給が並行し
て行われる。
遅延時間がτの遅延器４を通過することで得られた遅延
出力映像信号Ｖｏ （ｔ−τ）は、係数器２の係数１−
にとはｌの補数の関係にある係数Ｋをもつ係数器５を通
過することで、ＫＶｏ（を−τ）として前記加算器３に
供給され、そこで入力映像信号Ｖｊ （ｔ）に加算され
る。
出力映像信号Ｖｏ （ｔ−τ）は、係数器２の係数１−
にとはｌの補数の関係にある係数Ｋをもつ係数器５を通
過することで、ＫＶｏ（を−τ）として前記加算器３に
供給され、そこで入力映像信号Ｖｊ （ｔ）に加算され
る。
従って、出力映像信号Ｖｏ （ｔ）は、（１−Ｋ） Ｖ
ｉ （ｔ） ＋ＫＶｏ （ｔ−ｒ）で表され、入力映
像信号Ｖｉ （ｔ）と遅延出力映像信号Ｖｏ （ｔ−τ
）とに、合算値が１となる相補的な係数１−にとＫを乗
じた信号の和が、出力映像信号Ｖｏ （ｔ）となる。こ
の場合、係数器５の係数Ｋを１に近付け、相関をとる対
象となるフレーム数を増やすほど、高いＳＮ改善度が得
られることが知られているが、係数器５の係数Ｋを１に
近付けるほど、ＳＮ改善度が向上する反面、相関をとる
対象となるフィールド数又はフレーム数が増える結果、
動きの速い動画に対しては残像が目立つようになってし
まう。このため、通常は、原映像信号の劣化の程度に合
わせて適当な係数Ｋが選択される。
ｉ （ｔ） ＋ＫＶｏ （ｔ−ｒ）で表され、入力映
像信号Ｖｉ （ｔ）と遅延出力映像信号Ｖｏ （ｔ−τ
）とに、合算値が１となる相補的な係数１−にとＫを乗
じた信号の和が、出力映像信号Ｖｏ （ｔ）となる。こ
の場合、係数器５の係数Ｋを１に近付け、相関をとる対
象となるフレーム数を増やすほど、高いＳＮ改善度が得
られることが知られているが、係数器５の係数Ｋを１に
近付けるほど、ＳＮ改善度が向上する反面、相関をとる
対象となるフィールド数又はフレーム数が増える結果、
動きの速い動画に対しては残像が目立つようになってし
まう。このため、通常は、原映像信号の劣化の程度に合
わせて適当な係数Ｋが選択される。
［発明が解決しようとする問題点］
上記従来の巡回型雑音低減装置は、入力映像信号Ｖｉ（
ｔ）と遅延出力映像信号Ｖｏ （ｔ−τ）に相補的な係
数１−にとＫを乗算する係数器２゜５に対する係数設定
が、゛それぞれ別個に実施されるため、理論上は厳密に
１に一致させなければならない係数１−にとＫの合算値
が、実際にはｌに一致しないことがあり、その場合係数
間の相補関係が崩れるために、雑音低減効果も半減して
しまう等の問題点があった。
ｔ）と遅延出力映像信号Ｖｏ （ｔ−τ）に相補的な係
数１−にとＫを乗算する係数器２゜５に対する係数設定
が、゛それぞれ別個に実施されるため、理論上は厳密に
１に一致させなければならない係数１−にとＫの合算値
が、実際にはｌに一致しないことがあり、その場合係数
間の相補関係が崩れるために、雑音低減効果も半減して
しまう等の問題点があった。
［問題点を解決するための手段］
この発明は、上記問題点を解決したものであり、入力映
像信号と１フィールド期間にもっとも近い整数ライン期
間又はｌフレーム期間の遅延時間をもつ遅延器にて出力
映像信号を遅延して得られる遅延出力映像信号とに、別
個の係数器にて合算値が１となる相補的な係数をそれぞ
れ乗じ、得られた信号どうしを加算器にて加算すること
により前記出力映像信号とする巡回型雑音低減装置であ
って、前記各係数器は、人力映像信号又は遅延出力映像
信号を各別に受ける低出力インピーダンスバッファ回路
とこれに直列の分圧抵抗からなり、前記加算器は、前記
分圧抵抗どうしの接続点に接続した高入力インピーダン
スバッフ７回路から構成したことを特徴とするものであ
る。
像信号と１フィールド期間にもっとも近い整数ライン期
間又はｌフレーム期間の遅延時間をもつ遅延器にて出力
映像信号を遅延して得られる遅延出力映像信号とに、別
個の係数器にて合算値が１となる相補的な係数をそれぞ
れ乗じ、得られた信号どうしを加算器にて加算すること
により前記出力映像信号とする巡回型雑音低減装置であ
って、前記各係数器は、人力映像信号又は遅延出力映像
信号を各別に受ける低出力インピーダンスバッファ回路
とこれに直列の分圧抵抗からなり、前記加算器は、前記
分圧抵抗どうしの接続点に接続した高入力インピーダン
スバッフ７回路から構成したことを特徴とするものであ
る。
［作用］
この発明は、入力映像信号と遅延出力映像信号とを各別
に受ける低出力インピーダンスバッファ回路にそれぞれ
分圧抵抗を接続したものを係数器とし、さらにこれらの
分圧抵抗の接続点に高入力インピーダンスバッファ回路
を接続したものを加算器とすることで、分圧抵抗の接続
点において、ちょうど人力映像信号と遅延出力映像信号
を分圧抵抗により内分した値の信号を得る。
に受ける低出力インピーダンスバッファ回路にそれぞれ
分圧抵抗を接続したものを係数器とし、さらにこれらの
分圧抵抗の接続点に高入力インピーダンスバッファ回路
を接続したものを加算器とすることで、分圧抵抗の接続
点において、ちょうど人力映像信号と遅延出力映像信号
を分圧抵抗により内分した値の信号を得る。
［実施例］
以下、この発明の実施例について、第１図を参照して説
明する。第１図は、この発明の巡回型雑音低減装置の一
実施例を示す回路構成図である。
明する。第１図は、この発明の巡回型雑音低減装置の一
実施例を示す回路構成図である。
第１図中、巡回型雑音低減装置１１は、遅延用ディジタ
ルメモリ１２を内蔵する遅延器２０を用いている。この
ため、遅延対象である出力映像信号Ｖｏ（ｔ−ｒ）は、
ＡＤ変換器１３にてＡＤ変換されたあと遅延用ディジタ
ルメモリ１２に供給され、データの書き込みと読み出し
の時間差τ分の信号遅延を受けたのち、ＤＡ変換器１４
によりアナログ信号に変換される。この実施例の場合、
遅延用ディジタル１メモリ１２は、ｌフィールド期間に
もっとも近い整数ライン期間（２６２ライン期間か２６
３ライン期間）又は１フレ一ム期間の遅延時間をもつ。
ルメモリ１２を内蔵する遅延器２０を用いている。この
ため、遅延対象である出力映像信号Ｖｏ（ｔ−ｒ）は、
ＡＤ変換器１３にてＡＤ変換されたあと遅延用ディジタ
ルメモリ１２に供給され、データの書き込みと読み出し
の時間差τ分の信号遅延を受けたのち、ＤＡ変換器１４
によりアナログ信号に変換される。この実施例の場合、
遅延用ディジタル１メモリ１２は、ｌフィールド期間に
もっとも近い整数ライン期間（２６２ライン期間か２６
３ライン期間）又は１フレ一ム期間の遅延時間をもつ。
ところで、従来の係数器２．５は、それぞれ低出力イン
ピーダンスバッファ回路１５ａ、１６ｂとその出力側に
設けた分圧抵抗Ｒａ、Ｒｂを組み合わせた係数器１５．
１６に代えてあり、従来の加算器３は、高入力インピー
ダンスバッファ回路１７ａを用いた加算器１７に代えで
ある。低出力インビーダンスバッフ７回路１５ａ、１６
ｂ及び高入力インピーダンスバッフ７回路１７ａは、い
ずれも高入力インピーダンスでかつ低出力インピーダン
スが特徴のエミッタフォロワを用いて構成してあり、分
圧抵抗ＲａとＲｂの接続点は、高入力インピーダンスバ
ッファ回路１７ａの入力側に接続しである。このため、
高入力インピーダンスバッファ回路１７ａへの入力信号
は、入力映像信号Ｖｉ（ｔ）と遅延出力映像信号Ｖｏ（
を−τ）を、抵抗Ｒａ、Ｒｂにより分圧して得られる（
ＲｂＶｉ（ｔ）＋ＲａＶｏ（ｔ−ｒ））／（Ｒａ＋Ｒｂ
）となる。すなわち、係数器１５にて入力映像信号Ｖｉ
（ｔ）に乗する係数Ｒｂ ／ （Ｒａ 十Ｒｈ ）と
、係数器１６にて遅延出力映像信号Ｖ ｏ （を−τ）
に乗する係数Ｒａ ／ （Ｒａ ＋ Ｒｈ ）は、抵抗
Ｒａ 。
ピーダンスバッファ回路１５ａ、１６ｂとその出力側に
設けた分圧抵抗Ｒａ、Ｒｂを組み合わせた係数器１５．
１６に代えてあり、従来の加算器３は、高入力インピー
ダンスバッファ回路１７ａを用いた加算器１７に代えで
ある。低出力インビーダンスバッフ７回路１５ａ、１６
ｂ及び高入力インピーダンスバッフ７回路１７ａは、い
ずれも高入力インピーダンスでかつ低出力インピーダン
スが特徴のエミッタフォロワを用いて構成してあり、分
圧抵抗ＲａとＲｂの接続点は、高入力インピーダンスバ
ッファ回路１７ａの入力側に接続しである。このため、
高入力インピーダンスバッファ回路１７ａへの入力信号
は、入力映像信号Ｖｉ（ｔ）と遅延出力映像信号Ｖｏ（
を−τ）を、抵抗Ｒａ、Ｒｂにより分圧して得られる（
ＲｂＶｉ（ｔ）＋ＲａＶｏ（ｔ−ｒ））／（Ｒａ＋Ｒｂ
）となる。すなわち、係数器１５にて入力映像信号Ｖｉ
（ｔ）に乗する係数Ｒｂ ／ （Ｒａ 十Ｒｈ ）と
、係数器１６にて遅延出力映像信号Ｖ ｏ （を−τ）
に乗する係数Ｒａ ／ （Ｒａ ＋ Ｒｈ ）は、抵抗
Ｒａ 。
Ｒｈの抵抗値とは無関係に、常に合算値が１となる関係
にあることが判る。また、この実施例では、係数器１６
内の分圧抵抗Ｒｈを可変抵抗で構成することで、両係数
を１個の分圧抵抗Ｒｈの操作で、互いに連動させて可変
することができるようにしである。勿論、分圧抵抗Ｒａ
の方を可変抵抗で構成しても差し支えない。
にあることが判る。また、この実施例では、係数器１６
内の分圧抵抗Ｒｈを可変抵抗で構成することで、両係数
を１個の分圧抵抗Ｒｈの操作で、互いに連動させて可変
することができるようにしである。勿論、分圧抵抗Ｒａ
の方を可変抵抗で構成しても差し支えない。
このように、上記構成になる巡回型雑音低減装置１１は
、入力映像信号Ｖｉ （ｔ）と遅延出力映像信号Ｖｏ（
ｔ−τ）とを各別に受ける低出力インピーダンスバッフ
ァ回路１５ａ、１６ｂにそれぞれ分圧抵抗Ｒａ、Ｒｈを
接続したものを係数器１５．１６とし、さらにこれらの
分圧抵抗Ｒａ。
、入力映像信号Ｖｉ （ｔ）と遅延出力映像信号Ｖｏ（
ｔ−τ）とを各別に受ける低出力インピーダンスバッフ
ァ回路１５ａ、１６ｂにそれぞれ分圧抵抗Ｒａ、Ｒｈを
接続したものを係数器１５．１６とし、さらにこれらの
分圧抵抗Ｒａ。
Ｒｈの接続点に高入力インピーダンスバッファ回路１７
ａを接続したものを加算器１７とすることで、分圧抵抗
ＲａとＲｈの接続点において、ちょうど入力映像信号Ｖ
ｉ（ｔ）と遅延出力映像信号Ｖｏ（を−τ）を分圧抵抗
Ｒａ、Ｒｈにより内分した値の信号を得る構成としたか
ら、両分圧抵抗Ｒλ、Ｒｈの抵抗値とは無関係に、入力
映像信号Ｖｉ（ｔ）と遅延出力映像信号Ｖｏ （を−τ
）に対して、合算値が常に１に等しい係数乗算が可能で
あり、しかも分圧抵抗Ｒａ、Ｒｂの一方を可変するだけ
で係数にと１−Ｋを互いに連動させて変化させることが
できるので、合算値が１であることを前提とする巡回型
雑音低減における入力映像信号と遅延出力映像信号に対
する係数乗算に、絶大なる威力を発揮する。
ａを接続したものを加算器１７とすることで、分圧抵抗
ＲａとＲｈの接続点において、ちょうど入力映像信号Ｖ
ｉ（ｔ）と遅延出力映像信号Ｖｏ（を−τ）を分圧抵抗
Ｒａ、Ｒｈにより内分した値の信号を得る構成としたか
ら、両分圧抵抗Ｒλ、Ｒｈの抵抗値とは無関係に、入力
映像信号Ｖｉ（ｔ）と遅延出力映像信号Ｖｏ （を−τ
）に対して、合算値が常に１に等しい係数乗算が可能で
あり、しかも分圧抵抗Ｒａ、Ｒｂの一方を可変するだけ
で係数にと１−Ｋを互いに連動させて変化させることが
できるので、合算値が１であることを前提とする巡回型
雑音低減における入力映像信号と遅延出力映像信号に対
する係数乗算に、絶大なる威力を発揮する。
［発明の効果］
以上説明したように、この発明は、入力映像信号と遅延
出力映像信号とを各別に受ける低出力インピーダンスバ
ッファ回路にそれぞれ分圧抵抗を接続したものを係数器
とし、さらにこれらの分圧抵抗の接続点に高入力インピ
ーダンスバッファ回路を接続したものを加算器とするこ
とで、分圧抵抗の接続点において、ちょうど入力映像信
号と遅延出力映像信号を分圧抵抗により内分した値の信
号を得る構成としたから、分圧抵抗の抵抗値に関係なく
、入力映像信号と遅延出力映像信号に対して、合算値が
常に１に等しい係数乗算が可能であり、しかも分圧抵抗
の一方を可変するだけで係数を互いに連動させて変化さ
せることができるので、合算値が１であることを前提と
する巡回型雑音低減における入力映像信号と遅延出力映
像信号に対する係数乗算に、絶大なる威力を発揮する等
の優れた効果を奏する。
出力映像信号とを各別に受ける低出力インピーダンスバ
ッファ回路にそれぞれ分圧抵抗を接続したものを係数器
とし、さらにこれらの分圧抵抗の接続点に高入力インピ
ーダンスバッファ回路を接続したものを加算器とするこ
とで、分圧抵抗の接続点において、ちょうど入力映像信
号と遅延出力映像信号を分圧抵抗により内分した値の信
号を得る構成としたから、分圧抵抗の抵抗値に関係なく
、入力映像信号と遅延出力映像信号に対して、合算値が
常に１に等しい係数乗算が可能であり、しかも分圧抵抗
の一方を可変するだけで係数を互いに連動させて変化さ
せることができるので、合算値が１であることを前提と
する巡回型雑音低減における入力映像信号と遅延出力映
像信号に対する係数乗算に、絶大なる威力を発揮する等
の優れた効果を奏する。
第１図は、この発明の巡回型雑音低減装置の一実施例を
示す回路構成図、第２図は、従来の巡回型雑音低減装置
の一例を示す回路構成図である。 １１、 、 、巡回型雑音低減装置、１２．、、遅延用
ディジタルメモリ、１５．１６．、、係数器。 １５ａ、１６ｂ、、、低出力インビーダンスバッフ７回
路、１７．、、加算器、１７ａ、、、高入力インピーダ
ンスバッファ回路、２０．、、遅延器、Ｒａ、Ｒｈ、、
、可変抵抗。
示す回路構成図、第２図は、従来の巡回型雑音低減装置
の一例を示す回路構成図である。 １１、 、 、巡回型雑音低減装置、１２．、、遅延用
ディジタルメモリ、１５．１６．、、係数器。 １５ａ、１６ｂ、、、低出力インビーダンスバッフ７回
路、１７．、、加算器、１７ａ、、、高入力インピーダ
ンスバッファ回路、２０．、、遅延器、Ｒａ、Ｒｈ、、
、可変抵抗。
Claims (1)
- 入力映像信号と１フィールド期間にもっとも近い整数ラ
イン期間又は１フレーム期間の遅延時間をもつ遅延器に
て出力映像信号を遅延して得られる遅延出力映像信号と
に、別個の係数器にて合算値が１となる相補的な係数を
それぞれ乗じ、得られた信号どうしを加算器にて加算す
ることにより前記出力映像信号とする巡回型雑音低減装
置であって、前記各係数器は、入力映像信号又は遅延出
力映像信号を各別に受ける低出力インピーダンスバッフ
ァ回路とこれに直列の分圧抵抗からなり、前記加算器は
、前記分圧抵抗どうしの接続点に接続した高入力インピ
ーダンスバッファ回路からなる巡回型雑音低減装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225321A JPS6380686A (ja) | 1986-09-24 | 1986-09-24 | 巡回型雑音低減装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225321A JPS6380686A (ja) | 1986-09-24 | 1986-09-24 | 巡回型雑音低減装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380686A true JPS6380686A (ja) | 1988-04-11 |
Family
ID=16827520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225321A Pending JPS6380686A (ja) | 1986-09-24 | 1986-09-24 | 巡回型雑音低減装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380686A (ja) |
-
1986
- 1986-09-24 JP JP61225321A patent/JPS6380686A/ja active Pending
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