JPS6380330A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6380330A JPS6380330A JP22544086A JP22544086A JPS6380330A JP S6380330 A JPS6380330 A JP S6380330A JP 22544086 A JP22544086 A JP 22544086A JP 22544086 A JP22544086 A JP 22544086A JP S6380330 A JPS6380330 A JP S6380330A
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- JP
- Japan
- Prior art keywords
- rom
- contents
- microprogram
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- transferred
- Prior art date
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- Pending
Links
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 5
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 5
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 8
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 2
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 2
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置に関し、特にマイクロプログラ
ム制御方式のデータ処理装置に関する。
ム制御方式のデータ処理装置に関する。
更氷且薯
従来、この種のデータ処l!f!!装置では、マイクロ
プログラムの記憶に固定記憶素子(以下ROMとする)
を用いる場合において、ROMの価格を下げる目的で、
その装置のマイクロ命令の実行には耐えられない動作速
麿のものでも大官りのROMを使用し、そのROMの内
容を読出し層込み記憶素子(以下RAMとする)に移送
し、このRAMの内容でマイクロプログラムの実行が行
われる方式がとられる。このようなデータ処理Vt1i
!において、マイクロプログラムを変更する必要が生じ
た場合に、すでに製作済みのものを変更するときにはR
OMを置換える必要が生じ、変更が複数のROMにわた
るときには、夫々変更すべきROMが使用不能となり、
使用不能な素子が多くなるという欠点があった。
プログラムの記憶に固定記憶素子(以下ROMとする)
を用いる場合において、ROMの価格を下げる目的で、
その装置のマイクロ命令の実行には耐えられない動作速
麿のものでも大官りのROMを使用し、そのROMの内
容を読出し層込み記憶素子(以下RAMとする)に移送
し、このRAMの内容でマイクロプログラムの実行が行
われる方式がとられる。このようなデータ処理Vt1i
!において、マイクロプログラムを変更する必要が生じ
た場合に、すでに製作済みのものを変更するときにはR
OMを置換える必要が生じ、変更が複数のROMにわた
るときには、夫々変更すべきROMが使用不能となり、
使用不能な素子が多くなるという欠点があった。
また、このような場合には、ROMの内容の変更箇所を
直接変更するために、変更するROMが特定できないと
いう欠点があった。
直接変更するために、変更するROMが特定できないと
いう欠点があった。
l肛り亘j
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、変更するROMを特定することができ、
使用不能な素子を少なくすることができるデータ処理装
置の提供を目的とする。
されたもので、変更するROMを特定することができ、
使用不能な素子を少なくすることができるデータ処理装
置の提供を目的とする。
免孔立且羞
本発明によるデータ処理装置は、第1の固定記憶手段に
格納されたマイクロプログラムによって、第2の固定記
憶手段に格納されたマイクロプログラムの内容を、読出
しと書込みとが自在な読出しm込み記憶手段に移送し、
この移送されて格納された前記読出しB込み記憶手段の
内容により制御が行われるデータ処理装置であって、前
記第1の固定記憶手段の交換後に、前記読出し書込み記
憶手段に前記第2の固定記憶手段に格納されたマイクロ
プログラムの内容が移送され、前記交換後の第1の固定
記憶手段に格納されたマイクロプログラムにより前記移
送されたマイクロプログラムの内容を更新するようにし
たことを特徴とする。
格納されたマイクロプログラムによって、第2の固定記
憶手段に格納されたマイクロプログラムの内容を、読出
しと書込みとが自在な読出しm込み記憶手段に移送し、
この移送されて格納された前記読出しB込み記憶手段の
内容により制御が行われるデータ処理装置であって、前
記第1の固定記憶手段の交換後に、前記読出し書込み記
憶手段に前記第2の固定記憶手段に格納されたマイクロ
プログラムの内容が移送され、前記交換後の第1の固定
記憶手段に格納されたマイクロプログラムにより前記移
送されたマイクロプログラムの内容を更新するようにし
たことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第1図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、第1のROMIと、R
AM2と、ROM1とRA M2との出力データのうち
一方を選択する選択回路3と、レジスタ4と、第2のR
OM5と、マイクロプログラム実行部6とから構成され
ている。
において、本発明の一実施例は、第1のROMIと、R
AM2と、ROM1とRA M2との出力データのうち
一方を選択する選択回路3と、レジスタ4と、第2のR
OM5と、マイクロプログラム実行部6とから構成され
ている。
ROMIの出力線11はRAM2の出力線12と共に選
択回路3に接続され、選択回路3の出力線13はマイク
ロプログラム実行部6に入力の1つとして接続されてい
る。
択回路3に接続され、選択回路3の出力線13はマイク
ロプログラム実行部6に入力の1つとして接続されてい
る。
マイクロプログラム実行部6のアドレス出力線18はR
OM1とRAM2との入力に夫々接続され、マイクロプ
ログラム実行部6のデータ出力線16はRAM1とレジ
スタ4との入力に夫々接続されている。
OM1とRAM2との入力に夫々接続され、マイクロプ
ログラム実行部6のデータ出力線16はRAM1とレジ
スタ4との入力に夫々接続されている。
レジスタ4の出力線14はROM 5の入力に接続され
、ROM5の出力線15はマイクロプログラム実行部6
に入力として接続されている。
、ROM5の出力線15はマイクロプログラム実行部6
に入力として接続されている。
第2図は第1図のROM5の詳細を示す構成図である。
図において、アドレス出力線14はデコーダ51および
ROMチップ52〜55に夫々接続され、デコーダ51
からの出力線140〜143は、ROMチップ52〜5
5の夫々の出力イネーブルに接続され、ROMチップ5
2〜55の夫々の出力線はワイヤードされてROM5の
出力線15となっている。
ROMチップ52〜55に夫々接続され、デコーダ51
からの出力線140〜143は、ROMチップ52〜5
5の夫々の出力イネーブルに接続され、ROMチップ5
2〜55の夫々の出力線はワイヤードされてROM5の
出力線15となっている。
第3図はROM5の各ROMチップ52〜55に対応し
てアドレスがどのように割当てられているかを示した対
応図である。図において、ブロック520.530.5
40.550は夫々ROMチップ52〜55に割当てら
れていることを示している。ブロック520はアドレス
r 0OOOJ〜[0FFFjで示され、ブロック53
0はアドレスl” 100OJ〜r IFFFJで、ブ
ロック540 ハ7トレ7!、 r2000J 〜r2
FrFJ 1’、ブロック550はアドレスr 300
0J〜「3FFFJで示されている。さらにアドレス「
1050jとアドレスr 3FOOJとが変更の必要な
アドレスであるものとする。
てアドレスがどのように割当てられているかを示した対
応図である。図において、ブロック520.530.5
40.550は夫々ROMチップ52〜55に割当てら
れていることを示している。ブロック520はアドレス
r 0OOOJ〜[0FFFjで示され、ブロック53
0はアドレスl” 100OJ〜r IFFFJで、ブ
ロック540 ハ7トレ7!、 r2000J 〜r2
FrFJ 1’、ブロック550はアドレスr 300
0J〜「3FFFJで示されている。さらにアドレス「
1050jとアドレスr 3FOOJとが変更の必要な
アドレスであるものとする。
第4図は本発明の一実施例のフローチャートである。第
1図〜第4図を用いて本発明の一実施例の動作について
具体的に説明する。
1図〜第4図を用いて本発明の一実施例の動作について
具体的に説明する。
電源が投入されると、選択回路3が入力線11を選択し
て出力線13から出力する。ROM1にはROM5の内
容をRAM2に移送するためのマイクロプログラムが設
けられているため、ROM5のアドレスr0000Jか
らアドレス[3F「FJまでの内容がRAM2に移送さ
れる。アドレスr 3FFFJまでの内容が移送される
と、マイクロプログラム実行部6のイリ御が第4図で示
されるマイクロプログラムのステップ70に移される。
て出力線13から出力する。ROM1にはROM5の内
容をRAM2に移送するためのマイクロプログラムが設
けられているため、ROM5のアドレスr0000Jか
らアドレス[3F「FJまでの内容がRAM2に移送さ
れる。アドレスr 3FFFJまでの内容が移送される
と、マイクロプログラム実行部6のイリ御が第4図で示
されるマイクロプログラムのステップ70に移される。
ステップ71にてRAM2のアドレスr 1050Jを
指定し、ステップ72で書込みデータrFO12Jをデ
ータ出力線16を介してセットし、ステップ73でRA
M2にこのデータの書込みを行うと、RAM2のアドレ
ス「IQ50Jの内容は書込みデータ「FO12」に変
更される。
指定し、ステップ72で書込みデータrFO12Jをデ
ータ出力線16を介してセットし、ステップ73でRA
M2にこのデータの書込みを行うと、RAM2のアドレ
ス「IQ50Jの内容は書込みデータ「FO12」に変
更される。
同様に、ステップ74〜76にてRAM2のアドレス[
3FOOJの内容は書込みデータ[0123Jに変更さ
れる。
3FOOJの内容は書込みデータ[0123Jに変更さ
れる。
終了ステップ77の優では、選択回路3が入力線12を
選択するように設定することにより、RAM2の内容で
制御が行われる。
選択するように設定することにより、RAM2の内容で
制御が行われる。
このように、第2のROM5の変更を直接行わずに、第
2のROM5の内容をRAM2に移送した後に、第1の
ROM1上に設けたマイクロプログラムによりRAM2
に移送した内容の更新を行うことにより、変更を第1の
ROMIに集中することができ、変更するROMを特定
することができる。さらに、変更するROMを特定でき
るので、使用不能の素子を少なくすることができる。
2のROM5の内容をRAM2に移送した後に、第1の
ROM1上に設けたマイクロプログラムによりRAM2
に移送した内容の更新を行うことにより、変更を第1の
ROMIに集中することができ、変更するROMを特定
することができる。さらに、変更するROMを特定でき
るので、使用不能の素子を少なくすることができる。
発明の詳細
な説明したように本発明によれば、第1のROMの交換
後に第2のROMの内容をRAMに移送し、このRAM
の移送侵の内容を交換後の第1のROMに設けたマイク
ロプログラムにより更新するようにすることによって、
変更するROMを特定することができ、使用不能の素子
を少なくすることができるという効果がある。
後に第2のROMの内容をRAMに移送し、このRAM
の移送侵の内容を交換後の第1のROMに設けたマイク
ロプログラムにより更新するようにすることによって、
変更するROMを特定することができ、使用不能の素子
を少なくすることができるという効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図のROMの詳細な構成図、第3図は第2図のRO
Mチップとアドレスとの対応図、第4図は本発明の一実
施例のフローヂャートである。 主要部分の符号の説明 1・・・・・・第1の固定記憶(ROM)2・・・・・
・読出し書込み記憶(RAM)3・・・・・・選択回路 4・・・・・・レジスタ
第1図のROMの詳細な構成図、第3図は第2図のRO
Mチップとアドレスとの対応図、第4図は本発明の一実
施例のフローヂャートである。 主要部分の符号の説明 1・・・・・・第1の固定記憶(ROM)2・・・・・
・読出し書込み記憶(RAM)3・・・・・・選択回路 4・・・・・・レジスタ
Claims (1)
- 第1の固定記憶手段に格納されたマイクロプログラムに
よつて、第2の固定記憶手段に格納されたマイクロプロ
グラムの内容を、読出しと書込みとが自在な読出し書込
み記憶手段に移送し、この移送されて格納された前記読
出し書込み記憶手段の内容により制御が行われるデータ
処理装置であって、前記第1の固定記憶手段の交換後に
、前記読出し書込み記憶手段に前記第2の固定記憶手段
に格納されたマイクロプログラムの内容が移送され、前
記交換後の第1の固定記憶手段に格納されたマイクロプ
ログラムにより前記移送されたマイクロプログラムの内
容を更新するようにしたことを特徴とするデータ処理装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22544086A JPS6380330A (ja) | 1986-09-24 | 1986-09-24 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22544086A JPS6380330A (ja) | 1986-09-24 | 1986-09-24 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6380330A true JPS6380330A (ja) | 1988-04-11 |
Family
ID=16829398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22544086A Pending JPS6380330A (ja) | 1986-09-24 | 1986-09-24 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6380330A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008095322A (ja) * | 2006-10-10 | 2008-04-24 | Sankyo Tateyama Aluminium Inc | 電動開閉装置用のトルクリミッター装置 |
US20170335895A1 (en) * | 2015-02-16 | 2017-11-23 | Minebea Mitsumi Inc. | Torque limiter and drive device |
-
1986
- 1986-09-24 JP JP22544086A patent/JPS6380330A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008095322A (ja) * | 2006-10-10 | 2008-04-24 | Sankyo Tateyama Aluminium Inc | 電動開閉装置用のトルクリミッター装置 |
US20170335895A1 (en) * | 2015-02-16 | 2017-11-23 | Minebea Mitsumi Inc. | Torque limiter and drive device |
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