JPS6378212A - Semiconductor device - Google Patents

Semiconductor device

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Publication number
JPS6378212A
JPS6378212A JP61224327A JP22432786A JPS6378212A JP S6378212 A JPS6378212 A JP S6378212A JP 61224327 A JP61224327 A JP 61224327A JP 22432786 A JP22432786 A JP 22432786A JP S6378212 A JPS6378212 A JP S6378212A
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JP
Japan
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circuit
semiconductor device
power supply
fluctuation
malfunction
Prior art date
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Pending
Application number
JP61224327A
Other languages
Japanese (ja)
Inventor
Koichi Hanamura
花村 公一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS6378212A publication Critical patent/JPS6378212A/en
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Abstract

PURPOSE:To improve the reliability of a system in terms of coping with the fluctuation of a power source voltage by incorporating a circuit detecting the fluctuation exceeding the rated value of the power source voltage in order to cope with said fluctuation. CONSTITUTION:If a voltage impressed on a power source terminal 1 drops temporarily to be lower than the regulated value, the detection circuit 5 detects the effect, generates a detection signal and writes it in a storage circuit 6. A CPU outside the titled device reads contents in the circuit 6, or an output terminal 8 outputting said contents to the outside is monitored. Therefore, the occurrence of malfunction is recognized and processing is made. Thanks to such a constitution, malfunction can be previously prevented, or even if malfunction occurs, an operator instantaneously copes with that. Consequently, the reliability of the system can be improved in terms of coping with the fluctuation of the power source voltage.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、特にその電源電圧の変
動による誤動作に対する回路上の対策に関するものであ
る。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor devices, and particularly to circuit countermeasures against malfunctions caused by fluctuations in power supply voltage.

〔従来の技術〕[Conventional technology]

第3図及び第4図は従来装置において電源電圧が変動し
て、誤動作が発生した場合の回路上の対策を施したシス
テムの一例を示すブロック図である。第3図は中央処理
装置(以下CPUと略す)がメモリの実装されていない
領域を不正にアクセスしたことを検出する不正領域アク
セスエラー検出回路を示し、第4図はCPU1 cが誤
動作により停止または暴走した結果、プログラム領域を
アクセスしな(なったこと(タイムアウトエラー)を検
出するタイムアウトエラー検出回路を示す。
FIGS. 3 and 4 are block diagrams showing an example of a system in which circuit countermeasures are taken when a malfunction occurs due to variations in power supply voltage in a conventional device. Fig. 3 shows an illegal area access error detection circuit that detects when the central processing unit (hereinafter abbreviated as CPU) has illegally accessed an area in which memory is not installed, and Fig. 4 shows an illegal area access error detection circuit that detects when the central processing unit (hereinafter abbreviated as CPU) has illegally accessed an area where the memory is not installed. This shows a timeout error detection circuit that detects when the program area is not accessed (timeout error) as a result of runaway.

第3図中、7CはCPU、10はcpuより出力される
アドレス信号、llaはアドレスデコーダ、12はメモ
リの無い領域をCP Uがアクセスしたことを示す不正
アドレスエラー信号、13はCPUがプログラム領域を
アクモスしていることを示すプログラム領域アクセス信
号、14はプログラム領域アクセス信号によりそのカウ
ント値がリセットされるタイマカウンタ、15はタイマ
カウンタがある一定値に達した時に出力されるタイムア
ウトエラー信号を示す。
In Figure 3, 7C is the CPU, 10 is an address signal output from the CPU, lla is an address decoder, 12 is an invalid address error signal indicating that the CPU has accessed an area with no memory, and 13 is an area where the CPU is programmed. 14 is a timer counter whose count value is reset by the program area access signal. 15 is a timeout error signal that is output when the timer counter reaches a certain value. .

次に動作について説明する。Next, the operation will be explained.

第3図はCPU7 cの不正アドレスエラー検出回路を
説明しており、電源電圧の降下によりcpU7cは (i)命令の読み取りを誤る、 (11)データの読取りを誤る、 (iii )命令、またはデータの処理を誤る、(iv
)外部回路の誤動作により誤った処理を行う、等の誤動
作を起こしその結果外部メモリを誤ってアクセスするこ
とがある。アドレスデコーダ11はCPUアドレス10
をデコードし、メモリを実装していないメモリアドレス
への選択信号が出力された場合、これを不正領域アクセ
スエラー検出信号12としてエラー表示またはエラー処
理のための割込みの発生に使用する。
FIG. 3 explains the invalid address error detection circuit of the CPU 7c. Due to a drop in the power supply voltage, the cpU 7c (i) reads an instruction incorrectly, (11) reads data incorrectly, (iii) reads an instruction or data. mishandling (iv
) Malfunctions of external circuits may cause malfunctions such as erroneous processing, resulting in erroneous access to external memory. Address decoder 11 is CPU address 10
When a selection signal is output to a memory address where no memory is mounted, this is used as an illegal area access error detection signal 12 to display an error or generate an interrupt for error processing.

また上記従来例の変形としてリード・オンリ・メモリが
実装されたアドレスの選択(8号と書き込み信号との論
理積をとって不正書き込みエラー検出信号として使用す
る場合もある。
Further, as a modification of the above conventional example, an address in which a read-only memory is mounted may be selected (logical product of No. 8 and a write signal is taken) and used as an unauthorized write error detection signal.

第4図はCPU7 cの暴走および停止を検出する回路
を説明しており、前述と同様に電源電圧の降下によりC
PUは上述の(i)〜(iv)の原因で暴走および停止
に至ることがある。この時CPUは本来使用しているプ
ログラム領域を長時間に渡りアクセスしなくなる。これ
を検出する為CPU7cのアドレス信号10をアドレス
デコーダ11によりデコードし、プログラム領域の選択
信号13により、タイマカウンタ14を毎回リセットす
る。CPU7Cが暴走、あるいは停止によりプログラム
領域をアクセスしなくなれば、タイマカウンタ14はあ
る一定期間カウントアンプを続け、Et後にアップカウ
ントしてタイムアウトエラー信号15を発生する。
Figure 4 explains a circuit that detects runaway and stoppage of the CPU 7c, and as mentioned above, the CPU 7c detects runaway and stoppage.
The PU may run out of control and stop due to the causes (i) to (iv) described above. At this time, the CPU does not access the originally used program area for a long time. To detect this, the address signal 10 of the CPU 7c is decoded by the address decoder 11, and the timer counter 14 is reset each time by the program area selection signal 13. If the CPU 7C stops accessing the program area due to runaway or stoppage, the timer counter 14 continues counting and amplifying for a certain period of time, and counts up after Et to generate a timeout error signal 15.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の誤動作検出装置は以上のように構成されているの
で、電源電圧変動による誤動作を100%検出すること
ができず、また検出できた場合でもCPUが不正アドレ
スエラー、タイムアウトエラーを発生す゛るまで検出で
きないので、最初に誤”動作が発生した時点よりこの検
出までに時間的な遅れが発生する。このため、誤動作発
生は検出できても誤動作の発生に対し、処置がとれない
場合がある。
Conventional malfunction detection devices are configured as described above, so they are unable to detect 100% of malfunctions due to power supply voltage fluctuations, and even if they are able to detect malfunctions, they are not detected until the CPU generates an invalid address error or timeout error. Therefore, there is a time delay from when a malfunction first occurs to when it is detected.For this reason, even if the occurrence of a malfunction can be detected, there may be cases where no action can be taken against the occurrence of the malfunction.

本発明はかかる従来装置の問題点を解消するためになさ
れたもので、誤動作発生を100%検出でき、また検出
を誤動作発生時直ちに行うか、もしくは未然に検出する
ことで、システムの電源電圧変動に対する信頼性を向上
させた半導体装置を得ることを目的とする。
The present invention has been made to solve the problems of such conventional devices, and can detect 100% of malfunction occurrences, and can detect system power supply voltage fluctuations by detecting malfunctions immediately or in advance. The objective is to obtain a semiconductor device with improved reliability.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る半導体装置は、装置に印加される電源電
圧が規格範囲を越えて変化したことを検出する回路を装
置自身に付加するとともに、内部のステータス信号検出
信号の外部への出力、または割り込み発生により該電源
電圧の変動を報知する機能を付加したものである。
The semiconductor device according to the present invention adds a circuit to the device itself to detect that the power supply voltage applied to the device has changed beyond the standard range, and also outputs an internal status signal detection signal to the outside or interrupts the device. A function has been added to notify the fluctuation of the power supply voltage by the occurrence of the change.

〔作用〕[Effect]

この発明においては、電源電圧の規格値を越える変動に
対し、これをヰ食出する回路を内蔵することにより、誤
動作を未然に防ぐかもしくは誤動作が発生した場合でも
即座にこれに対処できるから、電源電圧の変動に対する
システムの信頼性が向上する。
In this invention, by incorporating a circuit that absorbs fluctuations in the power supply voltage that exceed the standard value, malfunctions can be prevented or even if malfunctions occur, they can be dealt with immediately. System reliability against power supply voltage fluctuations is improved.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第1
図は本発明における一実施例を示すものである。図にお
いて、4は本発明の対象である半導体装置、1は半導体
装置4に電源電圧を供給する第1の電源端子、2は接地
電位を与える接地端子、5は端子1に印加される電圧が
規定値以下になったことを検出する検出回路、6は検出
回路5の)食出信号を記憶保持する記憶回路、3は回路
5゜6に電源電圧を供給する第2の電源端子、7aは本
半導体装置の機能を実現する内部回路、8は外部に電源
電圧の変動が発生した旨の情)Uを出力する端子である
An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows one embodiment of the present invention. In the figure, 4 is a semiconductor device that is the subject of the present invention, 1 is a first power supply terminal that supplies a power supply voltage to the semiconductor device 4, 2 is a ground terminal that supplies a ground potential, and 5 is a voltage applied to terminal 1. 6 is a memory circuit that stores and holds the food output signal of the detection circuit 5; 3 is a second power supply terminal that supplies the power supply voltage to the circuit 5.6; 7a is a An internal circuit that realizes the functions of this semiconductor device is a terminal 8 that outputs information (U) indicating that a fluctuation in the power supply voltage has occurred externally.

また第2図は本発明の他の実施例による中央処理装置を
内蔵した半導体装置で、図中、1〜5は第1図と同様の
ものであり、7bは中央処理袋に、9は検出回路5より
電源電圧変動の検出信号を受けて動作する割り込み回路
である。
Further, FIG. 2 shows a semiconductor device incorporating a central processing unit according to another embodiment of the present invention, in which 1 to 5 are the same as those in FIG. 1, 7b is a central processing bag, and 9 is a detection device. This is an interrupt circuit that operates upon receiving a power supply voltage fluctuation detection signal from the circuit 5.

次に第1図の動作について説明する。まず図中、端子1
.3には全(別系統の電源が印加されている。但し停電
事故による影響を防ぐため端子3に 。
Next, the operation shown in FIG. 1 will be explained. First, in the diagram, terminal 1
.. 3 is supplied with power from a separate system. However, to prevent the effects of a power outage accident, the power is connected to terminal 3.

はDC電源等の無停電電源が印加されることが望ましい
It is desirable that an uninterruptible power source such as a DC power source be applied.

電源端子1に印加されている電圧が瞬停または電源装置
の異常等により一時的に低下した場合、この電圧値が規
定値(通常は半導体装置の動作保証範囲)より低くなる
と、検出回路5がこれを検出し、検出信号を発し、記憶
回路6に書き込みを行う。この記憶回路6の内容を木製
こ外部のcpUが読み出すかまたは、記to回路の内容
を外部に出力する出力端子8をモニタすることによって
誤動作の発生が確認され、しかるべき処理が行われる。
If the voltage applied to the power supply terminal 1 drops temporarily due to a momentary power outage or an abnormality in the power supply, and this voltage value becomes lower than the specified value (usually within the guaranteed operation range of the semiconductor device), the detection circuit 5 This is detected, a detection signal is generated, and data is written into the memory circuit 6. The occurrence of a malfunction is confirmed by reading the contents of this memory circuit 6 by a CPU external to the wooden device or by monitoring the output terminal 8 which outputs the contents of the memory circuit to the outside, and appropriate processing is performed.

第2図は本発明を中央処理装置に適用した場合で、検出
装置5より出力される検出信号は割り込み発生回路9へ
入力され中央処理装置7bに誤動作に対応した処理を行
わせる。
FIG. 2 shows a case where the present invention is applied to a central processing unit, and the detection signal output from the detection device 5 is input to the interrupt generation circuit 9, causing the central processing unit 7b to perform processing corresponding to the malfunction.

なお、上記実施例では、電源電圧の低下を検出する回路
の電源は別系統のものとしたが、回路上の工夫により半
導体装置と同一電源とすることも勿論可能である。
In the above embodiment, the power supply for the circuit for detecting a drop in the power supply voltage is provided in a separate system, but it is of course possible to use the same power supply as the semiconductor device by devising the circuit.

また、第1図の実施例では記憶回路を有するものを示し
たが、該記憶回路を除くことも勿論可能である。
Further, although the embodiment shown in FIG. 1 has a memory circuit, it is of course possible to omit the memory circuit.

また、第1図の実施例では検出信号を半導体装置外部へ
出力するようにしたものを示したが、該検出信号を内部
ステータス信号として内部回路に出力するものであって
もよく、上記実施例と同様の効果を奏する。
Further, although the embodiment shown in FIG. 1 shows a case where the detection signal is outputted to the outside of the semiconductor device, the detection signal may be outputted to the internal circuit as an internal status signal. It has the same effect as.

更にまた上記第2図の実施例では中央処理装置及び割込
み発生回路を内蔵したものを示したが、該別込み発生回
路が記憶回路を有するものであってもよく、上記実施例
と同様の効果を奏する。
Furthermore, although the embodiment shown in FIG. 2 above has a built-in central processing unit and an interrupt generation circuit, the separate interrupt generation circuit may also have a memory circuit, and the same effect as in the above embodiment can be obtained. play.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、電源電圧の低下を検
出する回路を付加することにより、誤動作が発生する以
前にこれを検知することが可能であり、また電源電圧の
変動が急激で仮に誤動作が発生したとしてもこれを即座
にかつ100%検出することが可能であり、信頼性の高
い半導体装置を得ることができる。
As described above, according to the present invention, by adding a circuit for detecting a drop in the power supply voltage, it is possible to detect a malfunction before it occurs, and even if the power supply voltage fluctuates suddenly and Even if a malfunction occurs, it can be detected immediately and 100%, and a highly reliable semiconductor device can be obtained.

【図面の簡単な説明】 第1図は本発明の一実施例による、電源電圧変動を検出
する回路を内蔵した半導体装ヱを示す図、第2図は本発
明の他の実施例による、電源電圧変動を検出する回路を
内蔵した中央処理装置を示す図、第3図は従来の不正領
域アクセスエラーを検出する回路例を示す図、第4図は
タイムアウトエラーを検出する回路例を示す図である。 図中、1は第1の電源端子、2は接地端子、3は第2の
電源端子、4は半導体装置、5は検出回路、6は記憶回
路、7aは内部回路、7bは中央処理装置、7cはシス
テム内の中央処理装置、8は電源電圧変動検出信号出力
端子、9は割り込み発生回路、10は中央処理装置のア
ドレス信号、11はアドレスデコーダ、12は不正領域
アクセスエラー検出信号、13はプログラム領域アクセ
ス信号、14はタイマカウンク、15はタイムアウトエ
ラー検出回路である。
[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a diagram showing a semiconductor device incorporating a circuit for detecting power supply voltage fluctuation according to an embodiment of the present invention, and FIG. 2 is a diagram showing a semiconductor device according to another embodiment of the present invention. FIG. 3 is a diagram showing a central processing unit with a built-in circuit for detecting voltage fluctuations, FIG. 3 is a diagram showing an example of a circuit for detecting a conventional illegal area access error, and FIG. 4 is a diagram showing an example of a circuit for detecting a timeout error. be. In the figure, 1 is a first power supply terminal, 2 is a ground terminal, 3 is a second power supply terminal, 4 is a semiconductor device, 5 is a detection circuit, 6 is a memory circuit, 7a is an internal circuit, 7b is a central processing unit, 7c is a central processing unit in the system, 8 is a power supply voltage fluctuation detection signal output terminal, 9 is an interrupt generation circuit, 10 is an address signal for the central processing unit, 11 is an address decoder, 12 is an illegal area access error detection signal, and 13 is a A program area access signal, 14 a timer count, and 15 a timeout error detection circuit.

Claims (4)

【特許請求の範囲】[Claims] (1)所定範囲の電源電圧のもとで動作するよう設計さ
れた半導体装置において、 前記電源電圧の電圧値が規定範囲を越えて変化した場合
にこれを検出する検出回路を内蔵したことを特徴とする
半導体装置。
(1) A semiconductor device designed to operate under a power supply voltage within a predetermined range, characterized by having a built-in detection circuit that detects when the voltage value of the power supply voltage changes beyond a specified range. semiconductor device.
(2)上記検出回路からの信号を保持する記憶回路を内
蔵したことを特徴とする特許請求の範囲第1項記載の半
導体装置。
(2) The semiconductor device according to claim 1, further comprising a built-in storage circuit that holds the signal from the detection circuit.
(3)上記検出回路の検出信号を外部に出力するための
外部端子を有することを特徴とする特許請求の範囲第1
項記載の半導体装置。
(3) Claim 1 characterized in that it has an external terminal for outputting the detection signal of the detection circuit to the outside.
1. Semiconductor device described in Section 1.
(4)上記検出回路からの検出信号により内蔵の中央処
理装置に割込みを発生する割込み発生回路を内蔵したこ
とを特徴とする特許請求の範囲第1項記載の半導体装置
(4) The semiconductor device according to claim 1, further comprising an interrupt generation circuit that generates an interrupt to the built-in central processing unit in response to a detection signal from the detection circuit.
JP61224327A 1986-09-22 1986-09-22 Semiconductor device Pending JPS6378212A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010134836A (en) * 2008-12-08 2010-06-17 Renesas Electronics Corp Semiconductor integrated circuit device

Cited By (1)

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Publication number Priority date Publication date Assignee Title
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