JPH0411893B2 - - Google Patents
Info
- Publication number
- JPH0411893B2 JPH0411893B2 JP57113308A JP11330882A JPH0411893B2 JP H0411893 B2 JPH0411893 B2 JP H0411893B2 JP 57113308 A JP57113308 A JP 57113308A JP 11330882 A JP11330882 A JP 11330882A JP H0411893 B2 JPH0411893 B2 JP H0411893B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- test mode
- flop
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 44
- 238000001514 detection method Methods 0.000 claims description 30
- 230000007257 malfunction Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は１チツプ・マイクロコンピユータ、特
に電源電圧異常時に、システム・リセツト信号を
出力する電源電圧検知回路を備えた１チツプ・マ
イクロコンピユータであつて、内蔵するテスト用
フリツプ・フロツプにより、試験時にはリセツト
信号の出力を抑止し、完全な動作保証の試験を可
能にした１チツプ・マイクロコンピユータに関す
るものである。[Detailed Description of the Invention] (1) Technical Field of the Invention The present invention relates to a one-chip microcomputer, particularly a one-chip microcomputer equipped with a power supply voltage detection circuit that outputs a system reset signal when the power supply voltage is abnormal. The present invention relates to a one-chip microcomputer that uses a built-in test flip-flop to suppress the output of a reset signal during testing, making it possible to test to ensure complete operation.
(2) 技術の背景
１チツプ・マイクロコンピユータにおいては、
電源電圧が5Vと定められていれば、そのプラ
ス・マイナス５％〜10％の範囲内で、すべてのフ
アンクシヨンが正しく動作することが保証される
ようにされている。もし、電源電圧が上記範囲を
逸脱して、ある一定のレベル以下に低下すると、
論理的な誤動作を引き起すことになる。誤動作が
生じるとシステムが暴走するおそれがあるので、
誤動作が生じる前にシステムを停止させるため
に、集積回路中に電源電圧検知回路を設けて、電
圧低下を検知したならば、自動的にシステム・リ
セツト信号を出力して、システムの誤動作を防ぐ
ようにした方式が最近用いられ始めている。(2) Technical background In a 1-chip microcomputer,
If the power supply voltage is set to 5V, all functions are guaranteed to operate correctly within a range of plus or minus 5% to 10%. If the power supply voltage deviates from the above range and drops below a certain level,
This will cause a logical malfunction. If a malfunction occurs, the system may go out of control.
In order to stop the system before a malfunction occurs, a power supply voltage detection circuit is installed in the integrated circuit, and if a voltage drop is detected, it automatically outputs a system reset signal to prevent system malfunction. This method has recently begun to be used.
(3) 従来技術と問題点
上記電源電圧異常時のリセツト回路が組み込ま
れたマイクロ・コンピユータ等の集積回路は、製
品出荷前に電圧の動作保証範囲内で正常に動作す
るかどうかを、また電圧の異常時に正しくシステ
ム・リセツトがかかるかどうかのチエツクがなさ
れる。しかし、従来、動作保証範囲と検知レベル
との間に、動作保証のできないギヤツプが必ず生
じてしまうという問題があつた。(3) Prior art and problems Integrated circuits such as microcomputers that incorporate the above-mentioned reset circuit in the event of an abnormal power supply voltage are checked to see if they operate normally within the guaranteed voltage range before the product is shipped. A check is made to see if the system is reset correctly in the event of an abnormality. However, conventionally, there has been a problem that a gap that cannot guarantee operation always occurs between the guaranteed operation range and the detection level.
第１図は従来方式の問題点説明図を示す。例え
ば、１チツプ・マイクロコンピユータを構成する
集積回路に要求される電源電圧Vccが5Vである
とする。また、集積回路の動作保証範囲は、第１
図に斜線で示した4.5Vから5.5Vであるとする。
もし、電源電圧Vccが動作保証範囲から外れた場
合には、誤動作が生じる前にシステムにリセツト
がかかることが必要となる。このときの電圧低下
の検知レベルVTを、動作保証範囲の下限である
4.5Vに常に一致させることができれば望ましい。
しかし、個々の製品については、必ず製造上の特
性のバラツキが生じるので、検知レベルVTは、
どうしても動作保証範囲よりも下側に選ぶ必要が
ある。第１図図示の例では、この検知レベルVT
を4.2Vにとつている。製品の試験を行う場合に
は、電源電圧Vccを種々の値に変化させてテスト
を行い、第１図イ図示の如く電源電圧Vccが4.5V
と5.5Vとの間にあるときに、この集積回路が正
常に動作するかどうかの確認がなされる。また、
第１図ハ図示の如く、電源電圧Vccが検知レベル
VT以下になつたときに、正しくリセツトがかか
るかどうかの確認もなされる。しかし、第１図ロ
図示の場合のように、電源電圧Vccが動作保証範
囲外になつて、しかも検知レベルVTまで達しな
いような場合については、確認はできず、その間
においてリセツトがかからないため、システムが
誤動作する可能性が存在することとなる。かりに
動作保証範囲よりも広く正常性の確認を行うよう
にしても、従来方式によれば、検知レベルVTよ
りも大きな電圧で確認することが必要となるの
で、試験電圧と検知レベルVTとの間に必ず正常
に動作するかどうか不明瞭で、しかもリセツトさ
れない領域が生じてしまうことになる。 FIG. 1 shows a diagram explaining the problems of the conventional method. For example, assume that the power supply voltage Vcc required for an integrated circuit constituting a one-chip microcomputer is 5V. In addition, the guaranteed operation range of integrated circuits is
Assume that the voltage is 4.5V to 5.5V, which is indicated by diagonal lines in the figure.
If the power supply voltage Vcc deviates from the guaranteed operating range, it is necessary to reset the system before malfunction occurs. The voltage drop detection level V T at this time is the lower limit of the guaranteed operation range.
It is desirable to be able to always match 4.5V.
However, since there are always variations in the manufacturing characteristics of individual products, the detection level V T is
It is absolutely necessary to select a value lower than the guaranteed operation range. In the example shown in Figure 1, this detection level V T
is set at 4.2V. When testing a product, test it by changing the power supply voltage Vcc to various values, and set the power supply voltage Vcc to 4.5V as shown in Figure 1A.
and 5.5V to check whether the integrated circuit is working properly. Also,
As shown in Figure 1C, the power supply voltage Vcc is at the detection level.
It is also checked whether the reset is applied correctly when the voltage drops below V T. However, as in the case shown in Figure 1B, when the power supply voltage Vcc falls outside the guaranteed operation range and does not reach the detection level V T , confirmation cannot be made and no reset is applied during that time. , there is a possibility that the system will malfunction. Even if the normality is checked over a wider range than the guaranteed operation range, the conventional method requires checking at a voltage higher than the detection level V T . During this period, it is unclear whether or not the device will operate normally, and furthermore, there will be areas where the device is not reset.
(4) 発明の目的
本発明は上記問題点の解決を図り、少なくとも
検知レベルVTまでは完全に集積回路が正常に動
作することを確認できるようにし、システムの信
頼性を向上させることを目的としている。(4) Purpose of the Invention The purpose of the present invention is to solve the above-mentioned problems, to make it possible to confirm that the integrated circuit operates normally at least up to the detection level V T , and to improve the reliability of the system. It is said that
(5) 発明の構成
上記目的達成のため、本発明はテスト・モード
時に電源電圧検知回路が作動しないようにし、検
知レベルVTよりも低い電源電圧においても、リ
セツトがかからずに、正常に動作するかどうかの
試験ができるようにしたものである。すなわち、
本発明の１チツプ・マイクロコンピユータは、命
令を実行する動作機能部と、電源電圧が所定範囲
外となつたことを検知して、前記動作機能部に対
してシステムを停止させるためのリセツト信号を
出力する電源電圧検知回路と、前記動作機能部
を、テスト・モードに設定するためのテスト用フ
リツプ・フロツプと、該テスト用フリツプ・フロ
ツプがテスト・モードに設定されているときに、
その出力信号により、前記電源電圧検知回路から
のリセツト信号の出力を抑止する回路とを具備す
ることを特徴としている。以下、図面を参照しつ
つ実施例にもとづいて説明する。(5) Structure of the Invention In order to achieve the above object, the present invention prevents the power supply voltage detection circuit from operating during the test mode, so that it can operate normally without being reset even at a power supply voltage lower than the detection level V T. This allows testing to see if it works. That is,
The one-chip microcomputer of the present invention has an operating function section that executes instructions, and a reset signal that detects that the power supply voltage is outside a predetermined range and sends a reset signal to the operation function section to stop the system. a power supply voltage detection circuit to output, a test flip-flop for setting the operating function section to a test mode, and when the test flip-flop is set to the test mode,
The present invention is characterized by comprising a circuit that suppresses output of a reset signal from the power supply voltage detection circuit using the output signal. Hereinafter, embodiments will be described with reference to the drawings.
(6) 発明の実施例
第２図は本発明の一実施例に関連する技術説明
図を示す。図中、１は集積回路、２は動作機能
部、３は制御部、４はレジスタ部、５はROM
（リード・オンリ・メモリ）、６はRAM（ランダ
ム・アクセス・メモリ）、７はアンド論理部、８
は電源電圧検知回路、９はテスト・モード信号端
子を表わす。(6) Embodiment of the invention FIG. 2 shows a technical explanatory diagram related to an embodiment of the invention. In the figure, 1 is an integrated circuit, 2 is an operating function section, 3 is a control section, 4 is a register section, and 5 is a ROM
(read-only memory), 6 is RAM (random access memory), 7 is AND logic section, 8
9 represents a power supply voltage detection circuit, and 9 represents a test mode signal terminal.
集積回路１は、１チツプ（chip）マイクロ・コ
ンピユータであつて、動作機能部２の制御部３
は、ROM５またはROM６に格納された命令を
フエツチして実行するものである。データの処理
には、レジスタ部４の各種レジスタが用いられ
る。この動作機能部２は例えば5Vの電源電圧
Vccのもとで動作する。電源電圧Vccは例えば５
％〜10％の範囲内で変動することが許され、その
範囲内では集積回路１は正常に動作することが保
証される。 The integrated circuit 1 is a one-chip microcomputer, and includes a control section 3 of an operating function section 2.
fetches and executes instructions stored in ROM5 or ROM6. Various registers in the register section 4 are used for data processing. This operating function section 2 has a power supply voltage of 5V, for example.
Operates under Vcc. For example, the power supply voltage Vcc is 5
It is allowed to vary within a range of % to 10%, within which it is guaranteed that the integrated circuit 1 will operate normally.
電源電圧検知回路８は、集積回路１に供給され
る電源電圧Vccが動作保証範囲外になつたとき
に、システムの誤動作を防止するために、動作機
能部２に対しリセツト信号を出力するものであ
る。このリセツト信号を出力する場合の電源電圧
Vccの検知レベルVTは、例えば4.2Vに設定され
る。少なくとも電源電圧検知回路８がリセツト信
号を出力する検知レベルVTまでは、動作機能部
２は正常に動作することが保証されなければなら
ない。そのためには、例えば検知レベルVTより
も低い電源電圧Vccでも正常に動作することが確
認されればよい。しかし、従来の場合には、検知
レベルVTよりも低い電源電圧Vccでは、システ
ムにリセツトがかかつてしまうので、正常に動作
可能であるかどうかのチエツクはできなかつた。
第２図に示す例においては、次のようにして解決
される。 The power supply voltage detection circuit 8 outputs a reset signal to the operation function unit 2 in order to prevent malfunction of the system when the power supply voltage Vcc supplied to the integrated circuit 1 falls outside the guaranteed operation range. be. Power supply voltage when outputting this reset signal
The detection level V T of Vcc is set to 4.2V, for example. It must be ensured that the operating function unit 2 operates normally at least up to the detection level V T at which the power supply voltage detection circuit 8 outputs a reset signal. For this purpose, it may be confirmed that the device operates normally even with a power supply voltage Vcc lower than the detection level V T , for example. However, in the conventional case, if the power supply voltage Vcc is lower than the detection level VT , the system will be reset, making it impossible to check whether it can operate normally.
In the example shown in FIG. 2, the problem is solved as follows.
第２図図示の如く、集積回路１に外部からのテ
スト・モード信号を入力するテスト・モード信号
端子９が設けられる。そして、このテスト・モー
ド信号端子９には、当該集積回路１の試験検査時
にはＬレベルの信号が、また通常の動作時には、
Ｈレベルの信号が供給されるようにされる。この
テスト・モード信号端子９にＬレベルの信号が供
給されているときには、集積回路１はテスト・モ
ード状態にあり、電源電圧Vccがどのように変動
しても、動作機能部２に対し、リセツト信号が出
力されることはない。すなわち、アンド論理部７
によつて、テスト・モード信号がＬレベルにある
ときには、電源電圧検知部８の出力は抑止され
る。 As shown in FIG. 2, the integrated circuit 1 is provided with a test mode signal terminal 9 for inputting a test mode signal from the outside. The test mode signal terminal 9 receives an L level signal during testing and inspection of the integrated circuit 1, and during normal operation.
An H level signal is supplied. When an L-level signal is supplied to the test mode signal terminal 9, the integrated circuit 1 is in the test mode, and no matter how the power supply voltage Vcc fluctuates, the operating function unit 2 is not reset. No signal is output. That is, the AND logic section 7
Therefore, when the test mode signal is at L level, the output of the power supply voltage detection section 8 is suppressed.
一方、通常の動作状態およびリセツトの試験状
態においては、テスト・モード信号としてＨレベ
ルの信号が供給されるので、アンド論理部７を経
由して、電源電圧検知回路部８の出力は、動作機
能部２に供給されることとなる。 On the other hand, in the normal operating state and the reset test state, an H-level signal is supplied as the test mode signal, so the output of the power supply voltage detection circuit section 8 is transmitted via the AND logic section 7 to the operating function. It will be supplied to section 2.
従つて、テスト・モード時には、例えば電源電
圧Vccを4.0Vとして検知レベルVTの4.2Vよりも
低い値にして、集積回路１が正常に動作するかど
うかの確認を行うことが可能になり、通常の使用
時には4.2V以下の電源電圧Vccでリセツトがかか
るようにすることができるので、100％正常性の
確認を行うことができる。 Therefore, in the test mode, it is possible to check whether the integrated circuit 1 operates normally by setting the power supply voltage Vcc to 4.0V, for example, which is lower than the detection level V T of 4.2V. During normal use, it can be reset at a power supply voltage Vcc of 4.2V or less, so 100% normality can be confirmed.
ところで、第２図に示す例の場合、試験のとき
にしか使用しないテスト・モード信号端子９が必
要になる。本発明では、以下、第３図に示す例に
よつて説明するようにこのテスト・モード信号端
子９の代わりに、集積回路内部に存在するフリツ
プ・フロツプを用いることにより、テスト・モー
ド信号端子９を不要としている。 Incidentally, in the case of the example shown in FIG. 2, a test mode signal terminal 9, which is used only during testing, is required. In the present invention, as will be explained below with reference to the example shown in FIG. 3, the test mode signal terminal 9 is replaced by a flip-flop existing inside the integrated circuit. is no longer necessary.
第３図は本発明の一実施例構成を示す。図中、
符号１ないし８は第２図に対応し、１０はテスト
用フリツプ・フロツプを表わす。 FIG. 3 shows the configuration of an embodiment of the present invention. In the figure,
Reference numerals 1 to 8 correspond to FIG. 2, and 10 represents a test flip-flop.
第３図において、第２図と同符号が付けられて
いる回路の機能・動作は、第２図の例と同様であ
る。本発明では、テスト・モード設定のための手
段として、通常１チツプ・マイクロ・コンピユー
タ等では、内部に必ず存在するフリツプ・フロツ
プ１０が用いられる。集積回路１をテストする場
合には、フリツプ・フロツプ１０をリセツトして
“０”を出力するようにする。この場合には、テ
スト・モードの状態となり、第２図を用いて説明
した場合と同様に、電源電圧検知回路８からのリ
セツト信号は、アンド論理部７によつて抑止され
ることとなる。フリツプ・フロツプ１０が“１”
にセツトされれば、テスト・モードは解除され、
電源電圧検知回路８の出力は、そのまま動作機能
部２に供給される。 In FIG. 3, the functions and operations of circuits denoted by the same reference numerals as in FIG. 2 are the same as in the example of FIG. In the present invention, a flip-flop 10, which normally exists inside a one-chip microcomputer, is used as a means for setting a test mode. When testing the integrated circuit 1, the flip-flop 10 is reset to output a "0". In this case, the test mode is entered, and the reset signal from the power supply voltage detection circuit 8 is suppressed by the AND logic section 7, as in the case explained using FIG. Flip flop 10 is “1”
If set to , test mode is canceled and
The output of the power supply voltage detection circuit 8 is supplied to the operation function section 2 as is.
ハードウエアの増加は、フリツプ・フロツプと
アンド回路のみでよく、このフリツプ・フロツプ
をセツト／リセツトする命令を、試練プログラム
に入れておけば、外部から特別な制御信号を入れ
る必要ものないので、能率よく試験することがで
きる。 The only additional hardware required is a flip-flop and an AND circuit.If the instruction to set/reset the flip-flop is included in the trial program, there is no need to input special control signals from the outside, so efficiency can be improved. Can be tested well.
１チツプ・マイクロ・コンピユータ等では、実
際の各種用途に使用できる端子数が多いことが重
要であり、ユーザもそれを要求する。従つて、第
２図に示すような試験のときにしか使用しない端
子を設けておくのは好ましくない。本発明では、
テスト用フリツプ・フロツプ１０を用いることに
より、第２図に示すようなテスト・モード信号を
入力する端子を不要とすることができる。 In a single-chip microcomputer, etc., it is important to have a large number of terminals that can be used for various actual purposes, and users also demand this. Therefore, it is not preferable to provide a terminal that is used only during testing as shown in FIG. In the present invention,
By using the test flip-flop 10, it is possible to eliminate the need for a terminal for inputting a test mode signal as shown in FIG.
また、テスト・モード信号端子がなくなること
で、ノイズによる誤動作が防ぐことができる。試
験機能は、メーカが製品の出荷前に使用するもの
で、ユーザの使用中には、絶対に働いてはならな
いものであるが、パツケージに端子が出ている
と、ノイズを拾いやすく、ユーザが使用中にテス
ト・モードになつてしまうおそれがある。これを
防ぐことができる。 Also, by eliminating the test mode signal terminal, malfunctions due to noise can be prevented. The test function is used by the manufacturer before shipping the product, and must never be activated while the user is using it. There is a risk that it will go into test mode during use. This can be prevented.
(7) 発明の効果
以上説明した如く本発明によれば、簡易な手段
によつて動作保証ができない不明瞭な領域を完全
になくすことができ、システムの信頼性を向上さ
せることができる。特に、テスト・モードの設
定／解除に端子信号を使用しないので、端子の有
効利用が可能であり、また端子ノイズ等による電
源電圧検知回路の誤動作の心配も解消される。ま
た、ハードウエア（回路）の増加も少ない。(7) Effects of the Invention As explained above, according to the present invention, ambiguous areas where operation cannot be guaranteed can be completely eliminated by simple means, and system reliability can be improved. In particular, since no terminal signal is used to set/cancel the test mode, the terminals can be used effectively, and concerns about malfunction of the power supply voltage detection circuit due to terminal noise etc. are eliminated. Further, the increase in hardware (circuits) is also small.
第１図は従来方式の問題点説明図、第２図は本
発明の一実施例に関連する技術説明図、第３図は
本発明の一実施例構成を示す。
図中、１は集積回路、２は動作機能部、７はア
ンド論理部、８は電源電圧検知回路、９はテス
ト・モード信号端子、１０はテスト用フリツプ・
フロツプを表わす。
FIG. 1 is a diagram illustrating the problems of the conventional method, FIG. 2 is a diagram illustrating the technology related to an embodiment of the present invention, and FIG. 3 is a diagram showing the configuration of an embodiment of the present invention. In the figure, 1 is an integrated circuit, 2 is an operating function section, 7 is an AND logic section, 8 is a power supply voltage detection circuit, 9 is a test mode signal terminal, and 10 is a test flip terminal.
Represents a flop.
Claims (1)
て、前記動作機能部に対してシステムを停止させ
るためのリセツト信号を出力する電源電圧検知回
路８と、 前記動作機能部を、テスト・モードに設定する
ためのテスト用フリツプ・フロツプ１０と、 該テスト用フリツプ・フロツプがテスト・モー
ドに設定されているときに、その出力信号によ
り、前記電源電圧検知回路からのリセツト信号の
出力を抑止する回路７とを具備することを特徴と
する１チツプ・マイクロコンピユータ。[Scope of Claims] 1. An operation function unit 2 that executes a command; and a reset signal that detects that the power supply voltage is outside a predetermined range and outputs a reset signal to the operation function unit to stop the system. a power supply voltage detection circuit 8; a test flip-flop 10 for setting the operating function section to a test mode; and an output signal of the test flip-flop when the test flip-flop is set to the test mode. 1. A one-chip microcomputer comprising a circuit 7 for suppressing output of a reset signal from the power supply voltage detection circuit.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113308A JPS593646A (en) | 1982-06-30 | 1982-06-30 | Resetting system of source voltage detecting of integrated circuit |
| DE8383303140T DE3373759D1 (en) | 1982-06-09 | 1983-06-01 | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
| EP83303140A EP0096531B1 (en) | 1982-06-09 | 1983-06-01 | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
| IE1358/83A IE54444B1 (en) | 1982-06-09 | 1983-06-09 | One-chip semicunductor device incorporating a power-seuuply-potential detecting circuit with reset function |
| US06/502,591 US4551841A (en) | 1982-06-09 | 1983-06-09 | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113308A JPS593646A (en) | 1982-06-30 | 1982-06-30 | Resetting system of source voltage detecting of integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593646A JPS593646A (en) | 1984-01-10 |
| JPH0411893B2 true JPH0411893B2 (en) | 1992-03-02 |
Family
ID=14608937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113308A Granted JPS593646A (en) | 1982-06-09 | 1982-06-30 | Resetting system of source voltage detecting of integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593646A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112427U (en) * | 1984-12-20 | 1986-07-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932555A (en) * | 1972-07-22 | 1974-03-25 |
-
1982
- 1982-06-30 JP JP57113308A patent/JPS593646A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932555A (en) * | 1972-07-22 | 1974-03-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593646A (en) | 1984-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0056060B1 (en) | Data processing system | |
| JP3520662B2 (en) | Monitoring device for electronic control unit | |
| EP0377455B1 (en) | Test mode switching system for LSI | |
| US8046648B1 (en) | Method and apparatus for controlling operating modes of an electronic device | |
| US20070294583A1 (en) | Device and Method for Analyzing Embedded Systems for Safety-Critical Computer Systems in Motor Vehicles | |
| EP0721163A1 (en) | Information processing apparatus with a mode setting circuit | |
| JPH0411893B2 (en) | ||
| US11714122B2 (en) | Semiconductor device and method of testing the same | |
| JPH10105422A (en) | Control circuit of protecting device | |
| KR100253934B1 (en) | Semiconductor integrated circuit | |
| JP2504502B2 (en) | Integrated circuit card | |
| JPH02135589A (en) | Ic card system | |
| JPS589965B2 (en) | Microcomputer output circuit | |
| JP2003016400A (en) | Power failure detecting device and card reader equipped with the same power failure detecting device | |
| JPS58109957A (en) | Single chip microcomputer system | |
| JPS59206951A (en) | Diagnostic system of circuit for detecting control storage error | |
| JPH0117181B2 (en) | ||
| JPH08125024A (en) | On-chip ram test system | |
| JPS6261172B2 (en) | ||
| JP2536907B2 (en) | Diagnostic circuit having operation guarantee circuit | |
| JPS5911452A (en) | Test system of parity check circuit | |
| JP3008914B2 (en) | Semiconductor integrated circuit | |
| JPH04252344A (en) | Computer system | |
| KR100219567B1 (en) | Self diagnastic test system and method | |
| JPS6378212A (en) | Semiconductor device |