JPS6376871A - 薄膜形成法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメタライズ法に係り、特に、大規模集積回路に
おける高信頼性の電極配線における好適なスパッタ蒸着
法及びその装置に関する。

〔従来の技術〕

デバイス表面の段差は、微細化、多層化により一層大き
く、急峻になってきている。段差部での被覆性の良否が
配線不良や信頼性の低下に大きく影響する。第５図は半
導体素子の一部を模式的に示したものである。ＡＱ−３
ｉの配線材料１３をｎ相１５に密着し、低抵抗になって
いなければならない。しかし、第５図（ｂ）のように配
線が微細化してくると段差部に配線材料１３が浸透しな
くなり１分留りや信頼性が低下してくる０段差被覆のす
ぐれた膜形を行うには次の様な条件が必要であるといわ
れている。蒸着原子の運動エネルギを大きくすることに
より、核形成までの表面移動距離を長くする。蒸着原子
からウェハに対し、あらゆる入射角を持つようにする。

このような条件を比較的満しているのがマグネトロンス
パッタ蒸着法でＬＳＩの配線に使用されいてる。しかし
、マグネトロンスパッタ法は、蒸着原子の運動エネルギ
や入射角度に限界があるため、配線ピッチが１．３μ以
下になると分留りが大幅に低下し、配線不可となる。

〔発明が解決しようとする問題点〕

本発明の目的は、蒸着粒子の運動エネルギを増加させ、
入射角度をよりランダムにしたパルススパッタ蒸着法を
提供することにある。

〔問題点を解決するための手段〕

本発明の目的は、放電を高ピーク電力のパルスにし、蒸
着粒子に高エネルギを与えて成膜する薄膜形成法を提供
することにある。

本発明は、傾斜させた二つ以上のターゲットに高ピーク
パルス電力を同時に放電し干渉させることにより、蒸着
原子やＡｒ分子、イオンを衝突散乱させて入射角度をラ
ンダムにして成膜する方法を提供する１本発明は、さら
に、上記方法を具体的に実施するための装置として、複
数のスパッタｉｌ！源と、それら複数の電源をＯＮ、０
ＦＦＬパルス化するための半導体スイッチング素子、お
よび、これらを制御するための制御部からなる薄膜形成
装置を提供する。

〔作用〕

本発明は、スパッタ電力を増加させて行くと、回り込み
率（基板表面に対し基板裏側に付着する割合）が増加し
て行くことに注目してなされたものである０回り込み率
が良いことは微細な段差部にも成膜できることを示して
いる。しかし、基板の温度はスパッタ電力の増加と共に
上昇するため微細なパターンの基板はプラズマにより損
傷する。

基板の温度は目的にもよるが、１５０℃付近が限界であ
る。その時のスパッタ電力は約６００Ｗである１本発明
では、これらの問題を解決するため。

第１図（ｂ）に示すようにスパッタ放電をパルス化した
。すなわち、パルス電力をすくなくとも従来法の６００
Ｗより高いピークのパルス電力にし、パルス幅を狭くす
ることにより平均電力を下げている。これにより、高ピ
ークパルス放電で高運動エネルギの蒸着粒子を発生させ
ることができ、また、基板の温度上昇も防止できる。ま
た、本発明では、第１図（Ｑ）に示すように、傾斜させ
た複数のターゲットに連続した高ピークのパルス電力を
同時に放電させている。これにより、加速された蒸着粒
子はＡｒ分子、イオン、あるいは、蒸着粒子に激しく衝
突するため蒸着粒子は散乱し、飛行方向を変えるため微
細な段差部にも成膜することができる。

（実施例〕 第１図を参照して、本発明による薄膜形成装置の一実施
例を示す。１はチャンバ、２は基板、３゜４はターゲッ
ト、５．６はスパッタ電源、７，８はスパッタ電力を設
定するためのポテンショメータ、９．１０はスパッタ電
力をスイッチングし、パルス化するためのスイッチング
トランジスタ。

１１は、放電時間を制御するための制御装置、１２は放
電時間を設定するためのポテンショメータ、１３は放電
体止時間を設定するためのポテンショメータこのように
構成された本発明の薄膜形成装置において、まず、スパ
ッタ電＊５，６の電力設定ポテンショメータ７．８でピ
ーク電力を設定する。さらに、スイッチング時間制御装
置ｉ！１１のポテンショメータ１２．１３で放電時間と
休止時間を設定する。この状態で放電させると、二つの
ターゲットに位相が同じパルス電力が連続して供給され
る。また、一つのターゲットでパルス放電するには、ス
パッタ電［５，６の電力設定用ポテンショメータのどち
らかをＯにしておけば良い。

次に、本発明の装置を用いて実施した例を第２図。

第３図を用いて説明する。第２図、第３図のスパッタ条
件は、ターゲット：ＡΩ−７％Ｓｉ、ターゲット形状：
　７０ｘ８０ｘ５ｔ、スパッタ圧カニＡ　ｒ　５　Ｘ　
１０−”Ｔｏｒｒ、基板とターゲット間距離：Ｌｏｏｍ
、基板ニガラス（４０ｘ４０ｘｌｔ）、パルス周期：　
２０ｍ５ｅｃ、なお、基板は裏面にも付着させるため１
！極には密着していない、第２図は一つの電極にパルス
放電し、パルスの効果を明らかにしたものである。平均
電力６００Ｗを一定にし。

ピーク電力を１０００〜ｓｏｏｏｗまで変えて行くと、
ピーク電力の増加と共に回り込み率も増加し、ピーク電
力ｓｏｏｏｗで約５０％に達する。これは第４図の従来
法（６００Ｗ）の約五倍、しかし、基板温度は、はぼ一
定で１５０℃を示している。第３図は４０°に傾斜させ
た二つのターゲットに位相が同じパルス電力を連続供給
して干渉させ、蒸着粒子の散乱の影響を調べたものであ
る。一つのターゲットに供給するパルス電力を３００Ｗ
とし、トータル６００Ｗで一つのターゲット方式と同じ
平均電力にした。第２図の一つのターゲット方式に比べ
回り込み率は１５〜２５％増加する。また、従来法に比
ベロ、５〜７．５倍向上している。次に、ＶＬＳＩに適
用した一例を示す、半導素子は第５図に示す構造のもの
で配線幅：１．３μｍ９段差二００ｓμｍである。これ
にターゲラ１−傾斜角度：４０”。

ピーク電カニ５０００Ｗ、平均電カニ６００Ｗ、Ａｒ雰
囲気圧カニ　５Ｘ１０″″”Ｔｏｒｒの条件で成膜した
。

その結果１分留り率は９８％であった。しかし、従来法
では、４６％しか得られなかった。

〔発明の効果〕

本発明によれば１回り込み率を従来法の約五倍にするこ
とができ１回り込み率をさらに改善でき従来法の７．５
倍にすることができる。また、ＶＬＳＩの微細パターン
の成膜の分留りを大幅に向上させることができる。

【図面の簡単な説明】

第１図は本発明による薄膜形成装置の一実施例の構成図
、第２図は回り込み率におよぼすパルス電力の効果を示
す図、第３図は回り込み率に及ぼす放電干渉の効果を示
す図、第４図は半導体素子の一例を示す図、第５図は従
来のスパッタ法における回り込み率と電力との関係を示
す図である６１・・・チャンバー、２・・・基板、３，
４・・・ターゲット。 ５．６・・・スパッタ電源、７，８・・・電力を設定す
るポテンショメータ、９，１ｏ・・・スイッチングトラ
ンジスタ、１１・・・放電時間制御装置、１２・・・放
電時間設定ポテンショメータ、１３・・・放電体止時間
設定用ポテンショメータ、１４・・・Ａｆｆｉ−７％層
。 シリコン酸化膜、１５・・・ｎ型エミッタ領域、１６・
・・Ｐ型ベース領域、１７・・・ｎ型シリコン基板０．
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Claims (1)

1. 【特許請求の範囲】 １、スパッタ蒸着法において、 放電を連続した高ピークパルス電力にし、蒸着粒子に高
   運動エネルギを与えて成膜することを特徴とする薄膜形
   成法。 ２、傾斜させた複数のターゲットに、前記高ピークパル
   ス電力を同時に放電して干渉させることにより、各ター
   ゲットから発生した高運動エネルギの前記蒸着粒子をＡ
   ｒ分子、イオンあるいは前記蒸着粒子に激しく衝突させ
   ることにより、前記蒸着粒子の飛行方向をランダムに変
   えることを特徴とする特許請求の範囲第１項記載の薄膜
   形成法。 ３、複数のスパッタ電源を、前記スパッタ電源を独立に
   オン、オフし、パルス化するための半導体スイッチング
   素子、およびこれらを制御するための制御装置からなる
   ことを特徴とする薄膜形成装置。