JP3639453B2 - 化合物半導体薄膜の製造装置およびこれを用いた化合物半導体薄膜の製造方法 - Google Patents
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- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Description
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体薄膜の製造装置および製造方法に関し、特にたとえば、Ｉ族元素、III族元素およびVI族元素を含む化合物半導体薄膜の製造方法および製造装置に関する。
【０００２】
【従来の技術】
従来、Ｉ族元素、III族元素およびVI族元素を含む化合物半導体薄膜（以下、Ｉ−III−VI族化合物半導体薄膜という）を製造する方法として、多元蒸着法やスパッタリング法などが用いられている。
【０００３】
しかしながら、多元蒸着法においては、各元素の蒸着速度の厳密な制御が難しいという問題があった。
【０００４】
一方、スパッタリング法は、成膜速度が電力にほぼ比例しているため、これを制御しやすいという特徴がある。またスパッタ法には蒸着法と比べて基板との付着力が大きい膜を得やすく、面積の大きな基板において膜厚均一性に優れた膜を得やすいという利点もある。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のスパッタリング法では、一般に、各元素ごとのターゲットを用いるため、組成の制御性よく化合物半導体薄膜を成膜することが困難であった。特に、大面積の基板上に化合物半導体薄膜を成膜する場合には、化合物半導体薄膜の均一性を向上させるために基板を回転させることが一般的であるが、その場合には、各ターゲットからスパッタリングされた各元素が異なる時間に基板上に到達することになるため、各元素が結合を形成する前に高蒸気圧の成分が蒸発しやすい。たとえば、Ｃｕ、Ｉｎ、ＧａおよびＳｅの各ターゲットとを用いてスパッタリングした場合には、高蒸気圧のＩｎＳｅが蒸発しやすく、最終的な膜は予定した組成よりもＩｎおよびＳｅが不足した膜となる。このように、従来のスパッタリング法では、組成の制御性よく化合物半導体薄膜を製造することが困難であるという問題があった。
【０００６】
さらに、従来のスパッタリング法では、成膜速度が遅く生産性が悪いという問題もあった。
【０００７】
上記問題を解決するために、本発明は、組成の制御性および生産性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる化合物半導体薄膜の製造装置、およびこれを用いた化合物半導体薄膜の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の化合物半導体薄膜の製造装置は、基板ホルダに設置された基板上に化合物半導体薄膜を形成する化合物半導体薄膜の製造装置であって、III−VI族化合物ターゲットと、Ｃｕ 2 Ｓｅターゲットと、前記III−VI族化合物ターゲットに接続されたＲＦ電源と、前記Ｃｕ 2 Ｓｅターゲットに接続されたＤＣ電源とを備えることを特徴とする。上記化合物半導体薄膜の製造装置では、ターゲットにIII−VI族化合物ターゲットおよびＣｕ 2 Ｓｅターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造できる。さらに、上記化合物半導体薄膜の製造装置では、III−VI族化合物ターゲットにＤＣ電源が接続されているため、高い成膜速度で化合物半導体薄膜を成膜できる。
【０００９】
上記化合物半導体薄膜の製造装置では、基板ホルダが電気的にフローティング状態にあり、基板ホルダに接続された電位制御手段をさらに備えることが好ましい。基板ホルダに接続された電位制御手段を用いて基板ホルダの電位を制御することによって、マイナスイオンによる成膜時のダメージを軽減できる。
【００１０】
また、上記化合物半導体薄膜の製造装置では、III−VI族化合物ターゲットがＩｎおよびＳｅを含み、前記Ｉ−VI族化合物ターゲットがＣｕおよびＳｅを含むことが好ましい。ターゲットがこれらの元素を含むことによって、太陽電池の光吸収層に好適なカルコパイライト構造化合物半導体薄膜が得られる。
【００１１】
また、上記化合物半導体薄膜の製造装置では、III−VI族化合物ターゲットがＩｎ2Ｓｅ3からなることが好ましい。Ｉｎ2Ｓｅ3は蒸気圧が低いため基板上に堆積した後に際蒸発する割合が少なく、III−VI族化合物ターゲットがＩｎ2Ｓｅ3からなる場合には、組成の制御性よく化合物半導体薄膜を形成できる。
【００１２】
本発明の第１の化合物半導体薄膜の製造方法は、基板上にＩ族元素、III族元素およびVI族元素を含む化合物半導体薄膜を形成する化合物半導体薄膜の製造方法であって、III−VI族化合物ターゲットをＲＦ放電によってスパッタリングし、Ｃｕ 2 ＳｅターゲットをＤＣ放電によってスパッタリングすることを特徴とする。
【００１３】
本発明の第２の化合物半導体薄膜の製造方法は、基板上にＩ族元素、III族元素およびVI族元素を含む化合物半導体薄膜を形成する化合物半導体薄膜の製造方法であって、III−VI族化合物ターゲットをＲＦ放電によってスパッタリングする第１の工程と、Ｃｕ 2 ＳｅターゲットをＤＣ放電によってスパッタリングする第２の工程とを含むことを特徴とする。
【００１４】
上記第１および第２の製造方法では、ターゲットにIII−VI族化合物ターゲットおよびＣｕ 2 Ｓｅ族化合物ターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造できる。さらに、上記製造方法では、III−VI族化合物ターゲットをＤＣ電源によってスパッタリングするため、高い成膜速度で化合物半導体薄膜を成膜できる。
【００１５】
上記第１および第２の製造方法では、基板上に化合物半導体薄膜を形成する際に、基板の電位を周期的に変調させることが好ましい。基板の電位を周期的に変調させることによって、マイナスイオンによるダメージを抑制できるため、膜質のよい化合物半導体薄膜を製造できる。
【００１６】
上記第１および第２の製造方法では、基板の電位が正である時間が、基板の電位が負である時間よりも短いことが好ましい。基板の電位が正である時間を短くすることによって、マイナスイオンによるダメージをさらに抑制できる。
【００１７】
上記第１および第２の製造方法では、III−VI族化合物ターゲットがＩｎおよびＳｅを含むことが好ましい。上記ターゲットがこれらの元素を含むことによって、太陽電池等の半導体素子に好適なＩ−III−VI族化合物半導体薄膜が得られる。
【００１８】
【発明の実施の形態】
（実施形態１）
実施形態１では、本発明の化合物半導体薄膜の製造装置について、一例を説明する。
【００１９】
図１に、実施形態１の化合物半導体薄膜の製造装置１０を模式的に示す。
【００２０】
図１を参照して、化合物半導体薄膜の製造装置１０は、反応室１１（輪郭のみ線で示す）と、反応室１１内に配置されたターゲット装着装置１２ａ、１３ａ、１４ａおよび１５ａと、ターゲット装着装置１２ａ〜１４ａに固定されたIII−VI族化合物ターゲット１２ｂ、１３ｂおよび１４ｂと、ターゲット装着装置１５ａに配置されたＩ−VI族化合物ターゲット１５ｂと、III−VI族化合物ターゲット１２ｂ〜１４ｂに接続されたＲＦ電源１６と、Ｉ−VI族化合物ターゲット１５ｂに接続されたＤＣ電源１７と、ターゲット１２ｂ〜１５ｂに対向するように反応室１１内に配置された基板ホルダ１８と、基板ホルダ１８に接続された電位制御装置１９とを備える。
【００２１】
反応室１１内は、必要に応じて真空ポンプ等で減圧される。
【００２２】
ターゲット装着装置１２ａ〜１５ａは、ターゲット１２ｂ〜１５ｂを固定するための装置である。
【００２３】
III−VI族化合物ターゲット１２ｂ〜１４ｂは、III族元素とVI族元素とを少なくとも含む化合物からなるターゲットであり、ＲＦ電源１６に接続されている。III−VI族化合物ターゲット１２ｂ〜１４ｂは、III族元素としてたとえばＩｎやＧａを含み、VI族元素としてたとえばＳｅやＳを含む。たとえば、III−VI族化合物ターゲット１２ｂおよび１４ｂにＩｎ2Ｓｅ3、III−VI族化合物ターゲット１３ｂにＧａ2Ｓｅ3を用いることができる。なお、図１には、３個のIII−VI族化合物ターゲットを示しているが、必要に応じてターゲットの数と組成は変化させることができる。
【００２４】
Ｉ−VI族化合物ターゲット１５ｂは、Ｉ族元素とVI族元素とを少なくとも含む化合物からなるターゲットであり、ＤＣ電源１７に接続されている。Ｉ−VI族化合物ターゲット１５ｂは、Ｉ族元素としてたとえばＣｕを含み、VI族元素としてたとえばＳｅやＳを含む。たとえば、Ｉ−VI族化合物ターゲット１５ｂには、Ｃｕ2Ｓｅを用いることができる。なお、III−VI族化合物ターゲット１２ｂ〜１４ｂがＩｎおよびＳｅを含み、Ｉ−VI族化合物ターゲット１５ｂがＣｕおよびＳｅを含む場合には、太陽電池等に用いる化合物半導体として好適な、カルコパイライト構造化合物半導体薄膜が得られる。
【００２５】
基板ホルダ１８をターゲット１２ｂ〜１５ｂ側から見た平面図を図２に示す。基板ホルダ１８は、基板２０を固定するためのものであり、回転させることができる。基板ホルダ１８を回転させることによって、化合物半導体薄膜を基板２０上に均一性よく成膜することができる。なお、基板ホルダ１８は、電気的にフローティング状態にされている。また、図示はしていないが、基板ホルダ１８は、基板２０を加熱するための基板ヒータを備える。なお、図２には、基板２０を一枚だけ固定する基板ホルダを示したが、複数の基板を同心円状に固定する基板ホルダでもよい。
【００２６】
電位制御装置１９は、基板ホルダ１８に電圧を印加するための電位制御手段であり、たとえばＲＦ電源を備える。電位制御装置１９は、基板ホルダ１８に、たとえばパルス型電圧を印加することができる。
【００２７】
化合物半導体薄膜の製造装置１０では、ターゲットにIII−VI族化合物ターゲットおよびＩ−VI族化合物ターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる。また、VI族元素としてＳｅを用いた場合には、Ｓｅ単体のターゲットを用いる場合とは異なり、Ｓｅが単体で反応室内に付着することが少ないため、装置のメンテナンス時等の安全性が高くなる。
【００２８】
さらに、化合物半導体薄膜の製造装置１０では、III−VI族化合物ターゲットにＤＣ電源が接続されているため、高い成膜速度で化合物半導体薄膜を成膜することができる。
【００２９】
また、化合物半導体薄膜の製造装置１０では、基板ホルダに電位制御装置が接続されているため、基板の電位を変化させることによって、成膜時にマイナスイオンによるダメージが生じるのを防止できる。
【００３０】
（実施形態２）
実施形態２では、実施形態１で説明した化合物半導体薄膜の製造装置１０を用いて化合物半導体薄膜を製造する方法の一例について説明する。
【００３１】
図１を参照して、まず、基板ホルダ１８に基板２０を設置した後、反応室１１内を排気して反応室１１内の圧力をたとえば、０．５ｍＴｏｒｒ〜５０ｍＴｏｒｒにする。基板２０は、基板ヒータ（図示せず）によって、たとえば３００℃〜５００℃に加熱することが好ましい。基板２０を加熱することによって成膜される化合物半導体薄膜の特性を向上させることができる。
【００３２】
その後、反応室１１内にスパッタリングのためのガスを導入し、ＲＦ電源１２ａ〜１４ａおよびＤＣ電源１５ａを用いてスパッタリングを行い、基板２０上に化合物半導体薄膜を成膜する。
【００３３】
ここで、III−VI族化合物ターゲット１２ｂおよび１４ｂにＩｎ2Ｓｅ3、III−VI族化合物ターゲット１３ｂにＧａ2Ｓｅ3、Ｉ−VI族化合物ターゲット１５ｂにＣｕ2Ｓｅを用いた場合に、各ターゲットに印加するパワーの一例を説明する。この場合、たとえば、Ｉ−VI族化合物ターゲット１５ｂにおけるスパッタレートの大きさを１とすると、III−VI族化合物ターゲット１２ｂにおけるスパッタレートの大きさが、たとえば１となるようにＲＦ電源１６によってパワーを印加する。さらに、製造される化合物半導体薄膜中のＣｕ／（Ｉｎ＋Ｇａ）の比が０．８〜１．０となるように、ＲＦ電源１４ａからIII−VI族化合物ターゲット１４ｂにパワーを印加する。また、III−VI族化合物ターゲット１３ｂに印加されるパワーは、Ｇａ／（Ｉｎ＋Ｇａ）の比が０〜０．２５になるように調整することが好ましい。
【００３４】
スパッタリングのためのガスには、たとえば、流量が１ｓｃｃｍ〜４００ｓｃｃｍのＡｒを用いることができる。また、化合物半導体薄膜を成膜する際には、基板ホルダ１８を回転させることが好ましい。基板ホルダ１８を回転させることによって、均一性よく化合物半導体薄膜を成膜することができる。
【００３５】
なお、化合物半導体薄膜を成膜する際に、電位制御手段１９によって基板ホルダ１８に電圧を印加してもよい。基板ホルダ１８に印加される電圧は、たとえば、図３に示すようなパルス電圧（振幅Ｖ0、周波数１／（ｔ1＋ｔ2）である）を印加することが好ましい。図３に示すようなパルス電圧を印加すると、放電中は、セルフバイアスによって、図４に示すような−Ｖ2〜＋Ｖ1（Ｖ2＋Ｖ1＝２Ｖ0）の幅をもつ電位が基板２０に生じる。この場合、基板電位が正（＋）のときには基板２０に主に電子とマイナスイオンが到達し、基板電位が負（−）のときには基板２０には主にプラスイオンが到達するが、基板電位が正である時間ｔ１を制御することによって、基板２０に到達するマイナスイオンを減少させ、マイナスイオンの衝撃による化合物半導体薄膜の膜質低下を防止することができる。基板２０に到達するマイナスイオンを減少させるには、たとえば、ｔ1をｔ2よりも短くすればよい。ｔ1を短くすることによって、移動速度が遅いマイナスイオンが基板２０に到達することを防止できる。
【００３６】
このようにして、化合物半導体薄膜を製造することができる。
【００３７】
実施形態２で説明した化合物半導体薄膜の製造方法では、ターゲットにIII−VI族化合物ターゲットおよびＩ−VI族化合物ターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる。また、VI族元素としてＳｅを用いた場合には、Ｓｅ単体のターゲットを用いる場合とは異なり、Ｓｅが単体で反応室内に付着することが少ないため、装置のメンテナンス時等の安全性が高くなる。
【００３８】
さらに、上記製造方法では、III−VI族化合物ターゲットをＤＣ電源によってスパッタリングするため、高い成膜速度で化合物半導体薄膜を成膜することができる。
【００３９】
また、上記製造方法では、基板ホルダの電位を制御することによって、マイナスイオンによるダメージを軽減し、膜質のよい化合物半導体薄膜を製造することができる。
【００４０】
（実施形態３）
実施形態３では、実施形態１で説明した化合物半導体薄膜の製造装置１０を用いて化合物半導体薄膜を製造する方法の他の一例について説明する。実施形態３は、多段階成膜法を用いてＩ−III−VI族化合物半導体薄膜を形成する一例である。
【００４１】
実施形態３の化合物半導体薄膜の製造方法では、まず、III−VI族化合物ターゲット１２ｂ〜１４ｂのみをスパッタリングすることによって、基板上２０にIII−VI族化合物薄膜（膜厚がたとえば、１．６μｍ〜２．０μｍ）を形成する。スパッタリングの条件は実施形態２で説明したものと同様である。
【００４２】
その後、Ｉ−VI族化合物ターゲット１５ｂのみをスパッタリングすることによって、先に形成したIII−VI族化合物薄膜上にＩ−VI族化合物を堆積させる。この際、ＲＦ電源１６を用いて形成されたIII−VI族化合物薄膜は、ＤＣ電源１７を用いて形成される膜よりも密度が小さくなる傾向があり、III−VI族化合物薄膜上に到達したスパッタ粒子（Ｉ−VI族化合物）は、III−VI族化合物薄膜中に取り込まれる。その結果、膜全体の組成が略均一なＩ−III−VI族化合物半導体薄膜を形成できる。
【００４３】
なお、Ｉ−VI族化合物ターゲットを高パワーでスパッタリングすることによって、Ｉ−VI族化合物がIII−VI族化合物薄膜中に取り込まれ易くなり、組成分布がより均一なＩ−III−VI族化合物半導体薄膜を形成できる。さらに、基板２０の温度を高温（たとえば、３００℃〜５００℃）にすることによって、Ｉ−VI族化合物がIII−VI族化合物薄膜中に取り込まれ易くなり、組成分布がより均一なＩ−III−VI族化合物半導体薄膜を形成できる。
【００４４】
上記実施形態３の化合物半導体薄膜の製造方法では、実施形態２の製造方法と同様の効果が得られる。
【００４５】
【発明の効果】
以上説明したように、本発明の化合物半導体薄膜の製造装置では、ターゲットにIII−VI族化合物ターゲットおよびＣｕ 2 Ｓｅターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる。また、Ｃｕ 2 Ｓｅターゲットを用いた場合には、Ｓｅ単体のターゲットを用いる場合とは異なり、Ｓｅが単体で反応室内に付着することが少ないため、装置のメンテナンス時等の安全性が高くなる。さらに、本発明の化合物半導体薄膜の製造装置では、III−VI族化合物ターゲットにＤＣ電源が接続されているため、高い成膜速度で化合物半導体薄膜を成膜することができる。また、本発明の化合物半導体薄膜の製造装置では、基板ホルダに電位制御装置が接続されているため、基板の電位を変化させることによって、成膜時にマイナスイオンによるダメージが生じるのを防止できる。
【００４６】
本発明の化合物半導体薄膜の製造方法では、ターゲットにIII−VI族化合物ターゲットおよびＣｕ 2 Ｓｅターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる。また、VI族元素としてＳｅを用いた場合には、Ｓｅ単体のターゲットを用いる場合とは異なり、Ｓｅが単体で反応室内に付着することが少ないため、装置のメンテナンス時等の安全性が高くなる。さらに、上記製造方法では、III−VI族化合物ターゲットをＤＣ電源によってスパッタリングするため、高い成膜速度で化合物半導体薄膜を成膜することができる。また、上記製造方法では、基板ホルダの電位を制御することによって、マイナスイオンによるダメージを軽減し、膜質のよい化合物半導体薄膜を製造することができる。
【図面の簡単な説明】
【図１】 本発明の化合物半導体薄膜の製造装置について、一実施形態を示す模式図である。
【図２】 本発明の化合物半導体薄膜の製造装置について、基板ホルダの一例を示す模式図である。
【図３】 本発明の化合物半導体薄膜の製造方法について、基板ホルダに印加する電圧の一例を示すグラフである。
【図４】 本発明の化合物半導体薄膜の製造方法について、基板の電位の変化の一例を示すグラフである。
【符号の説明】
１０ 化合物半導体薄膜の製造装置
１１ 反応室
１２ａ、１３ａ、１４ａ、１５ａ ターゲット装着装置
１２ｂ、１３ｂ、１４ｂ III−VI族化合物ターゲット
１５ｂ Ｉ−VI族化合物ターゲット
１６ ＲＦ電源
１７ ＤＣ電源
１８ 基板ホルダ
１９ 電位制御装置
２０ 基板
【発明の属する技術分野】
本発明は、化合物半導体薄膜の製造装置および製造方法に関し、特にたとえば、Ｉ族元素、III族元素およびVI族元素を含む化合物半導体薄膜の製造方法および製造装置に関する。
【０００２】
【従来の技術】
従来、Ｉ族元素、III族元素およびVI族元素を含む化合物半導体薄膜（以下、Ｉ−III−VI族化合物半導体薄膜という）を製造する方法として、多元蒸着法やスパッタリング法などが用いられている。
【０００３】
しかしながら、多元蒸着法においては、各元素の蒸着速度の厳密な制御が難しいという問題があった。
【０００４】
一方、スパッタリング法は、成膜速度が電力にほぼ比例しているため、これを制御しやすいという特徴がある。またスパッタ法には蒸着法と比べて基板との付着力が大きい膜を得やすく、面積の大きな基板において膜厚均一性に優れた膜を得やすいという利点もある。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のスパッタリング法では、一般に、各元素ごとのターゲットを用いるため、組成の制御性よく化合物半導体薄膜を成膜することが困難であった。特に、大面積の基板上に化合物半導体薄膜を成膜する場合には、化合物半導体薄膜の均一性を向上させるために基板を回転させることが一般的であるが、その場合には、各ターゲットからスパッタリングされた各元素が異なる時間に基板上に到達することになるため、各元素が結合を形成する前に高蒸気圧の成分が蒸発しやすい。たとえば、Ｃｕ、Ｉｎ、ＧａおよびＳｅの各ターゲットとを用いてスパッタリングした場合には、高蒸気圧のＩｎＳｅが蒸発しやすく、最終的な膜は予定した組成よりもＩｎおよびＳｅが不足した膜となる。このように、従来のスパッタリング法では、組成の制御性よく化合物半導体薄膜を製造することが困難であるという問題があった。
【０００６】
さらに、従来のスパッタリング法では、成膜速度が遅く生産性が悪いという問題もあった。
【０００７】
上記問題を解決するために、本発明は、組成の制御性および生産性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる化合物半導体薄膜の製造装置、およびこれを用いた化合物半導体薄膜の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の化合物半導体薄膜の製造装置は、基板ホルダに設置された基板上に化合物半導体薄膜を形成する化合物半導体薄膜の製造装置であって、III−VI族化合物ターゲットと、Ｃｕ 2 Ｓｅターゲットと、前記III−VI族化合物ターゲットに接続されたＲＦ電源と、前記Ｃｕ 2 Ｓｅターゲットに接続されたＤＣ電源とを備えることを特徴とする。上記化合物半導体薄膜の製造装置では、ターゲットにIII−VI族化合物ターゲットおよびＣｕ 2 Ｓｅターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造できる。さらに、上記化合物半導体薄膜の製造装置では、III−VI族化合物ターゲットにＤＣ電源が接続されているため、高い成膜速度で化合物半導体薄膜を成膜できる。
【０００９】
上記化合物半導体薄膜の製造装置では、基板ホルダが電気的にフローティング状態にあり、基板ホルダに接続された電位制御手段をさらに備えることが好ましい。基板ホルダに接続された電位制御手段を用いて基板ホルダの電位を制御することによって、マイナスイオンによる成膜時のダメージを軽減できる。
【００１０】
また、上記化合物半導体薄膜の製造装置では、III−VI族化合物ターゲットがＩｎおよびＳｅを含み、前記Ｉ−VI族化合物ターゲットがＣｕおよびＳｅを含むことが好ましい。ターゲットがこれらの元素を含むことによって、太陽電池の光吸収層に好適なカルコパイライト構造化合物半導体薄膜が得られる。
【００１１】
また、上記化合物半導体薄膜の製造装置では、III−VI族化合物ターゲットがＩｎ2Ｓｅ3からなることが好ましい。Ｉｎ2Ｓｅ3は蒸気圧が低いため基板上に堆積した後に際蒸発する割合が少なく、III−VI族化合物ターゲットがＩｎ2Ｓｅ3からなる場合には、組成の制御性よく化合物半導体薄膜を形成できる。
【００１２】
本発明の第１の化合物半導体薄膜の製造方法は、基板上にＩ族元素、III族元素およびVI族元素を含む化合物半導体薄膜を形成する化合物半導体薄膜の製造方法であって、III−VI族化合物ターゲットをＲＦ放電によってスパッタリングし、Ｃｕ 2 ＳｅターゲットをＤＣ放電によってスパッタリングすることを特徴とする。
【００１３】
本発明の第２の化合物半導体薄膜の製造方法は、基板上にＩ族元素、III族元素およびVI族元素を含む化合物半導体薄膜を形成する化合物半導体薄膜の製造方法であって、III−VI族化合物ターゲットをＲＦ放電によってスパッタリングする第１の工程と、Ｃｕ 2 ＳｅターゲットをＤＣ放電によってスパッタリングする第２の工程とを含むことを特徴とする。
【００１４】
上記第１および第２の製造方法では、ターゲットにIII−VI族化合物ターゲットおよびＣｕ 2 Ｓｅ族化合物ターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造できる。さらに、上記製造方法では、III−VI族化合物ターゲットをＤＣ電源によってスパッタリングするため、高い成膜速度で化合物半導体薄膜を成膜できる。
【００１５】
上記第１および第２の製造方法では、基板上に化合物半導体薄膜を形成する際に、基板の電位を周期的に変調させることが好ましい。基板の電位を周期的に変調させることによって、マイナスイオンによるダメージを抑制できるため、膜質のよい化合物半導体薄膜を製造できる。
【００１６】
上記第１および第２の製造方法では、基板の電位が正である時間が、基板の電位が負である時間よりも短いことが好ましい。基板の電位が正である時間を短くすることによって、マイナスイオンによるダメージをさらに抑制できる。
【００１７】
上記第１および第２の製造方法では、III−VI族化合物ターゲットがＩｎおよびＳｅを含むことが好ましい。上記ターゲットがこれらの元素を含むことによって、太陽電池等の半導体素子に好適なＩ−III−VI族化合物半導体薄膜が得られる。
【００１８】
【発明の実施の形態】
（実施形態１）
実施形態１では、本発明の化合物半導体薄膜の製造装置について、一例を説明する。
【００１９】
図１に、実施形態１の化合物半導体薄膜の製造装置１０を模式的に示す。
【００２０】
図１を参照して、化合物半導体薄膜の製造装置１０は、反応室１１（輪郭のみ線で示す）と、反応室１１内に配置されたターゲット装着装置１２ａ、１３ａ、１４ａおよび１５ａと、ターゲット装着装置１２ａ〜１４ａに固定されたIII−VI族化合物ターゲット１２ｂ、１３ｂおよび１４ｂと、ターゲット装着装置１５ａに配置されたＩ−VI族化合物ターゲット１５ｂと、III−VI族化合物ターゲット１２ｂ〜１４ｂに接続されたＲＦ電源１６と、Ｉ−VI族化合物ターゲット１５ｂに接続されたＤＣ電源１７と、ターゲット１２ｂ〜１５ｂに対向するように反応室１１内に配置された基板ホルダ１８と、基板ホルダ１８に接続された電位制御装置１９とを備える。
【００２１】
反応室１１内は、必要に応じて真空ポンプ等で減圧される。
【００２２】
ターゲット装着装置１２ａ〜１５ａは、ターゲット１２ｂ〜１５ｂを固定するための装置である。
【００２３】
III−VI族化合物ターゲット１２ｂ〜１４ｂは、III族元素とVI族元素とを少なくとも含む化合物からなるターゲットであり、ＲＦ電源１６に接続されている。III−VI族化合物ターゲット１２ｂ〜１４ｂは、III族元素としてたとえばＩｎやＧａを含み、VI族元素としてたとえばＳｅやＳを含む。たとえば、III−VI族化合物ターゲット１２ｂおよび１４ｂにＩｎ2Ｓｅ3、III−VI族化合物ターゲット１３ｂにＧａ2Ｓｅ3を用いることができる。なお、図１には、３個のIII−VI族化合物ターゲットを示しているが、必要に応じてターゲットの数と組成は変化させることができる。
【００２４】
Ｉ−VI族化合物ターゲット１５ｂは、Ｉ族元素とVI族元素とを少なくとも含む化合物からなるターゲットであり、ＤＣ電源１７に接続されている。Ｉ−VI族化合物ターゲット１５ｂは、Ｉ族元素としてたとえばＣｕを含み、VI族元素としてたとえばＳｅやＳを含む。たとえば、Ｉ−VI族化合物ターゲット１５ｂには、Ｃｕ2Ｓｅを用いることができる。なお、III−VI族化合物ターゲット１２ｂ〜１４ｂがＩｎおよびＳｅを含み、Ｉ−VI族化合物ターゲット１５ｂがＣｕおよびＳｅを含む場合には、太陽電池等に用いる化合物半導体として好適な、カルコパイライト構造化合物半導体薄膜が得られる。
【００２５】
基板ホルダ１８をターゲット１２ｂ〜１５ｂ側から見た平面図を図２に示す。基板ホルダ１８は、基板２０を固定するためのものであり、回転させることができる。基板ホルダ１８を回転させることによって、化合物半導体薄膜を基板２０上に均一性よく成膜することができる。なお、基板ホルダ１８は、電気的にフローティング状態にされている。また、図示はしていないが、基板ホルダ１８は、基板２０を加熱するための基板ヒータを備える。なお、図２には、基板２０を一枚だけ固定する基板ホルダを示したが、複数の基板を同心円状に固定する基板ホルダでもよい。
【００２６】
電位制御装置１９は、基板ホルダ１８に電圧を印加するための電位制御手段であり、たとえばＲＦ電源を備える。電位制御装置１９は、基板ホルダ１８に、たとえばパルス型電圧を印加することができる。
【００２７】
化合物半導体薄膜の製造装置１０では、ターゲットにIII−VI族化合物ターゲットおよびＩ−VI族化合物ターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる。また、VI族元素としてＳｅを用いた場合には、Ｓｅ単体のターゲットを用いる場合とは異なり、Ｓｅが単体で反応室内に付着することが少ないため、装置のメンテナンス時等の安全性が高くなる。
【００２８】
さらに、化合物半導体薄膜の製造装置１０では、III−VI族化合物ターゲットにＤＣ電源が接続されているため、高い成膜速度で化合物半導体薄膜を成膜することができる。
【００２９】
また、化合物半導体薄膜の製造装置１０では、基板ホルダに電位制御装置が接続されているため、基板の電位を変化させることによって、成膜時にマイナスイオンによるダメージが生じるのを防止できる。
【００３０】
（実施形態２）
実施形態２では、実施形態１で説明した化合物半導体薄膜の製造装置１０を用いて化合物半導体薄膜を製造する方法の一例について説明する。
【００３１】
図１を参照して、まず、基板ホルダ１８に基板２０を設置した後、反応室１１内を排気して反応室１１内の圧力をたとえば、０．５ｍＴｏｒｒ〜５０ｍＴｏｒｒにする。基板２０は、基板ヒータ（図示せず）によって、たとえば３００℃〜５００℃に加熱することが好ましい。基板２０を加熱することによって成膜される化合物半導体薄膜の特性を向上させることができる。
【００３２】
その後、反応室１１内にスパッタリングのためのガスを導入し、ＲＦ電源１２ａ〜１４ａおよびＤＣ電源１５ａを用いてスパッタリングを行い、基板２０上に化合物半導体薄膜を成膜する。
【００３３】
ここで、III−VI族化合物ターゲット１２ｂおよび１４ｂにＩｎ2Ｓｅ3、III−VI族化合物ターゲット１３ｂにＧａ2Ｓｅ3、Ｉ−VI族化合物ターゲット１５ｂにＣｕ2Ｓｅを用いた場合に、各ターゲットに印加するパワーの一例を説明する。この場合、たとえば、Ｉ−VI族化合物ターゲット１５ｂにおけるスパッタレートの大きさを１とすると、III−VI族化合物ターゲット１２ｂにおけるスパッタレートの大きさが、たとえば１となるようにＲＦ電源１６によってパワーを印加する。さらに、製造される化合物半導体薄膜中のＣｕ／（Ｉｎ＋Ｇａ）の比が０．８〜１．０となるように、ＲＦ電源１４ａからIII−VI族化合物ターゲット１４ｂにパワーを印加する。また、III−VI族化合物ターゲット１３ｂに印加されるパワーは、Ｇａ／（Ｉｎ＋Ｇａ）の比が０〜０．２５になるように調整することが好ましい。
【００３４】
スパッタリングのためのガスには、たとえば、流量が１ｓｃｃｍ〜４００ｓｃｃｍのＡｒを用いることができる。また、化合物半導体薄膜を成膜する際には、基板ホルダ１８を回転させることが好ましい。基板ホルダ１８を回転させることによって、均一性よく化合物半導体薄膜を成膜することができる。
【００３５】
なお、化合物半導体薄膜を成膜する際に、電位制御手段１９によって基板ホルダ１８に電圧を印加してもよい。基板ホルダ１８に印加される電圧は、たとえば、図３に示すようなパルス電圧（振幅Ｖ0、周波数１／（ｔ1＋ｔ2）である）を印加することが好ましい。図３に示すようなパルス電圧を印加すると、放電中は、セルフバイアスによって、図４に示すような−Ｖ2〜＋Ｖ1（Ｖ2＋Ｖ1＝２Ｖ0）の幅をもつ電位が基板２０に生じる。この場合、基板電位が正（＋）のときには基板２０に主に電子とマイナスイオンが到達し、基板電位が負（−）のときには基板２０には主にプラスイオンが到達するが、基板電位が正である時間ｔ１を制御することによって、基板２０に到達するマイナスイオンを減少させ、マイナスイオンの衝撃による化合物半導体薄膜の膜質低下を防止することができる。基板２０に到達するマイナスイオンを減少させるには、たとえば、ｔ1をｔ2よりも短くすればよい。ｔ1を短くすることによって、移動速度が遅いマイナスイオンが基板２０に到達することを防止できる。
【００３６】
このようにして、化合物半導体薄膜を製造することができる。
【００３７】
実施形態２で説明した化合物半導体薄膜の製造方法では、ターゲットにIII−VI族化合物ターゲットおよびＩ−VI族化合物ターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる。また、VI族元素としてＳｅを用いた場合には、Ｓｅ単体のターゲットを用いる場合とは異なり、Ｓｅが単体で反応室内に付着することが少ないため、装置のメンテナンス時等の安全性が高くなる。
【００３８】
さらに、上記製造方法では、III−VI族化合物ターゲットをＤＣ電源によってスパッタリングするため、高い成膜速度で化合物半導体薄膜を成膜することができる。
【００３９】
また、上記製造方法では、基板ホルダの電位を制御することによって、マイナスイオンによるダメージを軽減し、膜質のよい化合物半導体薄膜を製造することができる。
【００４０】
（実施形態３）
実施形態３では、実施形態１で説明した化合物半導体薄膜の製造装置１０を用いて化合物半導体薄膜を製造する方法の他の一例について説明する。実施形態３は、多段階成膜法を用いてＩ−III−VI族化合物半導体薄膜を形成する一例である。
【００４１】
実施形態３の化合物半導体薄膜の製造方法では、まず、III−VI族化合物ターゲット１２ｂ〜１４ｂのみをスパッタリングすることによって、基板上２０にIII−VI族化合物薄膜（膜厚がたとえば、１．６μｍ〜２．０μｍ）を形成する。スパッタリングの条件は実施形態２で説明したものと同様である。
【００４２】
その後、Ｉ−VI族化合物ターゲット１５ｂのみをスパッタリングすることによって、先に形成したIII−VI族化合物薄膜上にＩ−VI族化合物を堆積させる。この際、ＲＦ電源１６を用いて形成されたIII−VI族化合物薄膜は、ＤＣ電源１７を用いて形成される膜よりも密度が小さくなる傾向があり、III−VI族化合物薄膜上に到達したスパッタ粒子（Ｉ−VI族化合物）は、III−VI族化合物薄膜中に取り込まれる。その結果、膜全体の組成が略均一なＩ−III−VI族化合物半導体薄膜を形成できる。
【００４３】
なお、Ｉ−VI族化合物ターゲットを高パワーでスパッタリングすることによって、Ｉ−VI族化合物がIII−VI族化合物薄膜中に取り込まれ易くなり、組成分布がより均一なＩ−III−VI族化合物半導体薄膜を形成できる。さらに、基板２０の温度を高温（たとえば、３００℃〜５００℃）にすることによって、Ｉ−VI族化合物がIII−VI族化合物薄膜中に取り込まれ易くなり、組成分布がより均一なＩ−III−VI族化合物半導体薄膜を形成できる。
【００４４】
上記実施形態３の化合物半導体薄膜の製造方法では、実施形態２の製造方法と同様の効果が得られる。
【００４５】
【発明の効果】
以上説明したように、本発明の化合物半導体薄膜の製造装置では、ターゲットにIII−VI族化合物ターゲットおよびＣｕ 2 Ｓｅターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる。また、Ｃｕ 2 Ｓｅターゲットを用いた場合には、Ｓｅ単体のターゲットを用いる場合とは異なり、Ｓｅが単体で反応室内に付着することが少ないため、装置のメンテナンス時等の安全性が高くなる。さらに、本発明の化合物半導体薄膜の製造装置では、III−VI族化合物ターゲットにＤＣ電源が接続されているため、高い成膜速度で化合物半導体薄膜を成膜することができる。また、本発明の化合物半導体薄膜の製造装置では、基板ホルダに電位制御装置が接続されているため、基板の電位を変化させることによって、成膜時にマイナスイオンによるダメージが生じるのを防止できる。
【００４６】
本発明の化合物半導体薄膜の製造方法では、ターゲットにIII−VI族化合物ターゲットおよびＣｕ 2 Ｓｅターゲットを用いているため、組成の制御性よく、Ｉ−III−VI族化合物半導体薄膜を製造することができる。また、VI族元素としてＳｅを用いた場合には、Ｓｅ単体のターゲットを用いる場合とは異なり、Ｓｅが単体で反応室内に付着することが少ないため、装置のメンテナンス時等の安全性が高くなる。さらに、上記製造方法では、III−VI族化合物ターゲットをＤＣ電源によってスパッタリングするため、高い成膜速度で化合物半導体薄膜を成膜することができる。また、上記製造方法では、基板ホルダの電位を制御することによって、マイナスイオンによるダメージを軽減し、膜質のよい化合物半導体薄膜を製造することができる。
【図面の簡単な説明】
【図１】 本発明の化合物半導体薄膜の製造装置について、一実施形態を示す模式図である。
【図２】 本発明の化合物半導体薄膜の製造装置について、基板ホルダの一例を示す模式図である。
【図３】 本発明の化合物半導体薄膜の製造方法について、基板ホルダに印加する電圧の一例を示すグラフである。
【図４】 本発明の化合物半導体薄膜の製造方法について、基板の電位の変化の一例を示すグラフである。
【符号の説明】
１０ 化合物半導体薄膜の製造装置
１１ 反応室
１２ａ、１３ａ、１４ａ、１５ａ ターゲット装着装置
１２ｂ、１３ｂ、１４ｂ III−VI族化合物ターゲット
１５ｂ Ｉ−VI族化合物ターゲット
１６ ＲＦ電源
１７ ＤＣ電源
１８ 基板ホルダ
１９ 電位制御装置
２０ 基板
Claims (9)
- 基板ホルダに設置された基板上に化合物半導体薄膜を形成する化合物半導体薄膜の製造装置であって、
III−VI族化合物ターゲットと、Ｃｕ 2 Ｓｅターゲットと、前記III−VI族化合物ターゲットに接続されたＲＦ電源と、前記Ｃｕ 2 Ｓｅターゲットに接続されたＤＣ電源とを備えることを特徴とする化合物半導体薄膜の製造装置。 - 前記基板ホルダは電気的にフローティング状態にあり、前記基板ホルダに接続された電位制御手段をさらに備える請求項１に記載の化合物半導体薄膜の製造装置。
- 前記III−VI族化合物ターゲットがＩｎおよびＳｅを含む請求項１または２に記載の化合物半導体薄膜の製造装置。
- 前記III−VI族化合物ターゲットがＩｎ2Ｓｅ3からなる請求項３に記載の化合物半導体薄膜の製造装置。
- 基板上にＩ族元素、III族元素およびVI族元素を含む化合物半導体薄膜を形成する化合物半導体薄膜の製造方法であって、
III−VI族化合物ターゲットをＲＦ放電によってスパッタリングし、Ｃｕ 2 ＳｅターゲットをＤＣ放電によってスパッタリングすることを特徴とする化合物半導体薄膜の製造方法。 - 基板上にＩ族元素、III族元素およびVI族元素を含む化合物半導体薄膜を形成する化合物半導体薄膜の製造方法であって、
III−VI族化合物ターゲットをＲＦ放電によってスパッタリングする第１の工程と、
Ｃｕ 2 ＳｅターゲットをＤＣ放電によってスパッタリングする第２の工程とを含むことを特徴とする化合物半導体薄膜の製造方法。 - 前記基板上に前記化合物半導体薄膜を形成する際に、前記基板の電位を周期的に変調させる請求項５または６に記載の化合物半導体薄膜の製造方法。
- 前記基板の電位が正である時間が、前記基板の電位が負である時間よりも短い請求項７に記載の化合物半導体薄膜の製造方法。
- 前記III−VI族化合物ターゲットがＩｎおよびＳｅを含む請求項５ないし８のいずれかに記載の化合物半導体薄膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06958999A JP3639453B2 (ja) | 1999-03-16 | 1999-03-16 | 化合物半導体薄膜の製造装置およびこれを用いた化合物半導体薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06958999A JP3639453B2 (ja) | 1999-03-16 | 1999-03-16 | 化合物半導体薄膜の製造装置およびこれを用いた化合物半導体薄膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269238A JP2000269238A (ja) | 2000-09-29 |
| JP3639453B2 true JP3639453B2 (ja) | 2005-04-20 |
Family
ID=13407176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06958999A Expired - Fee Related JP3639453B2 (ja) | 1999-03-16 | 1999-03-16 | 化合物半導体薄膜の製造装置およびこれを用いた化合物半導体薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3639453B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101060180B1 (ko) | 2008-11-25 | 2011-08-29 | 한국광기술원 | 태양전지의 흡수층 제조방법 |
| KR101410672B1 (ko) | 2012-09-18 | 2014-06-25 | 한국생산기술연구원 | Ｃｇｓ박막 제조방법 및 이를 이용하여 제조된 ｃｇｓ박막 태양전지 |
| KR101410673B1 (ko) | 2012-09-26 | 2014-06-25 | 한국생산기술연구원 | Ｃｉｇｓ박막 제조방법 및 이를 이용하여 제조된 ｃｉｇｓ박막 태양전지 |
| KR101410671B1 (ko) * | 2012-09-17 | 2014-06-25 | 한국생산기술연구원 | Ｃｉｓ 박막 제조방법 및 이를 이용하여 제조된 ｃｉｓ 박막 태양전지 |
| WO2014042319A1 (ko) * | 2012-09-17 | 2014-03-20 | 한국생산기술연구원 | Ｃｉｓ/ｃｇｓ/ｃｉｇｓ 박막 제조방법 및 이를 이용하여 제조된 태양전지 |
-
1999
- 1999-03-16 JP JP06958999A patent/JP3639453B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000269238A (ja) | 2000-09-29 |
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| JPS6320302B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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