JPS637660A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置に係９、特に基板にバイアス電位を
供給するための基板バイアス回路に関する。

（従来の技術） たとえばＭ　ＯＳ　トランジスタ等を集積化した半導体
集積回路において、単一電源を用いる場合に、この電源
とは逆極性の電位を発生して半導体基板にバイアス電位
として与えるための基板バイアス回路が設けられている
。この基板バイアス回路として、電源電圧の変動に対し
て安定な基板電のを、本願出願人は既に特願昭５６−５
７５８０号によシ提案している。しかし、さらに集積回
路の種類の増大に伴って基板バイアス電位の深さを任意
に設定し得る、換言すれば集積回路の種類に応じて最適
値に設定し得る簡易な手段の具体化が要望されている。

（発明が解決しようとする問題点） 本発明は、上記したような基板バイアス電位の深さを任
意に設定したいという要望を具体的に実現するためにな
されたもので、基板バイアス出力ノード近傍のノードの
容量の設定値を変えるだけで所望の深さの基板バイアス
電位を得ることが可能な半導体装置を提供することを目
的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明は、発振回路の出力を利用して基板バイアスを発
生する単一電源式の半導体装置において、発振回路の出
力に基いて２個のＭＯＳトランジスタを所定のタイミン
グ関係でスイッチ制御することによって所定のノードに
三値レベルを有する・ザルスミ圧を発生させ、このノー
ドと接地端との間に２個の容量を直列に接続し、この２
個の容量の相互接続点と接地端および基板電位出力端と
の間にそれぞれダイオード接続されたＭＯＳトランジス
タを接続してなる基板バイアス回路を具備することを特
徴とするものである。

（作　用） 上記三値レベルの最大値から最小値への電圧変化が２個
の容量により分圧され、この分圧点電圧よシ１個のＭＯ
Ｓトランジスタのオン状態の電圧降下分だけ低い負電圧
が基板電位出力端に現われるようになる。したがって、
２個の容量の比を変えることによって基板電位を任意の
値に設定することが可能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は半導体集積回路に設けられたＮチャネルＭ
Ｏ８（絶縁ゲート型）ＦＥＴ（電界効果トランジスタ）
を用いた基板バイアス回路を示しておシ、１ノは一定周
期の方形波パルス信号ａを発生する発振回路、１２はこ
の発振回路１１から９０’位相の異なる２つのパルス信
号１、ｂを受けて・母ルス信号ｃを発生するノアゲート
、１３ｔｄこのノアゲート１２からの／ぐルス信号Ｃお
よび前記発振回路１１からの・ｆルス信号ａ’ｚ受けて
集積回路基板に与える基板電位ＶＢＵＢを発生する基板
電位発生回路である。上記発振回路１１は、インバータ
３段のリングオシレータであシ、４個のインバータ■１
〜■４．２個の抵抗素子Ｒ８゜Ｒ７およびＶｓｍ電源ノ
ード（接地電位）に−端が接続された２個の容ｆｋｃ１
．Ｃ２とからなシ、上記インバータＩ、、Ｉ、から互い
に９０°位相の異なる方形波・４ルス信号ａ、ｂを出力
する。上記インバータＩ、の出力パルスａはインバータ
Ｉ４の出力パルスｂよ、Ｑ９０°位相が遅れているので
、これらが入力するノアゲート１２から上記・ザルス信
となるτアユーティ比のパルス信号Ｃが出力する。

前記基板電圧発生回路１３は、上記ノアゲート１２から
の出力パルスＣがゲートに入力し、ドレインがＶＤＤ電
源ノードに接続されたデイグレッジ１ン型（Ｄ型）のＭ
ＯＳトランジスタＱ１と、上記ノアゲート１２からの出
力パルスＣを反転させるインパータエ、と、このインパ
ータエ、の出力端と前記ＭＯＳトランジスタＱ、のソー
スとの間に接続された容量Ｃ８と、前記発振回路１ノか
らの出力パルスａがゲートに入力し、ソースがＶａｔ電
源ノードに接続され、ドレインが前記ＭＯＳトランジス
タＱ１のソースに接続されたエンハンスメント型（Ｅ型
）のＭＯｓトランジスタＱｔ　と、このＭＯＳトランジ
スタＱ、のドレインに一端が接続された容量Ｃ４と、こ
の容量Ｃ２の他端にゲート書ドレインが接続され、ソー
スがＶｓａ電源ノードに接続されたＥ型のＭＯｓトラン
ジスタＱ、と、前記容量Ｃ１の他端にソースが接続され
、ゲート・ドレインが基板電位出力端に接続されたＥ型
のＭＯＳトランジスタＱ４と、前記容量Ｃ４の他端と接
地端との間に接続された基板電位設定制御用の容量Ｃｓ
とを具備している。

次に、上記基板バイアス回路の動作を第２図のタイムチ
ャートを参照して説明する。発振回路１ノの出力・やル
スａが論理レベル″１′の期間ｔ１〜ｔ、は、ＭＯＳト
ランジスタＱ、はオンとなり、そのドレイン（ｅ点）Ｔ
ｊＬ圧は上記トランジスタＱ。

のオン状態での電圧降下分に相当するＶｆ、　′４位と
なる。次に、パルス信号ａ、ｂが共に論理レベル＃Ｏｎ
になるｔ、〜ｔ１期間は、パルス信号Ｃが′１ルベルに
なるのでＭＯ８ｈランジスタＱ。

が導通し、そのソース（・点）電位はＶＤＤ電位となる
。このとき、インパータエ、の出力信号ｄは０”レベル
（ＶＬ電位）となっているので、容ｆｋｃｓにはＣ，（
ＶＤＤ−ＶＬ）　ナル’ｆｌ荷カ蓄エラレる。また、こ
のときＭＯＳトランジスタＱ、はオフになっている。次
に、２８時点で前記パルス信号ＣがｕＯ″レベルになる
と、インバータ１．の出力信号ｄは１１ルベル（Ｖｎｔ
位）となり、Ｍｏｓ＋−ランジスタＱ１はオフとなるの
で、ｅ点屯圧はＶＤＤ　＋　（ＶＨ−ＶＬ　）となる。

このとき、容量Ｃ４の他端（ｆ点）ｇｔ位は、〜ＩＯＳ
トランジスタＱ、によシフラングされ、このＭＯＳトラ
ンジスタＱ、のオン状態の電圧降下分に相当するＶｆ。

となシ、容量Ｃ４、Ｃ５の電荷はそれぞれ刈応して Ｃ，（ｖｎｏ＋（ｖｕ−ＶＬ）　−Ｖｆｓ）　　　−・
−４１）（’、ｍＶｆ、　　　　　　　　　・・・・・
・・・・・・・・・・・・・・・・（２）となる。次に
、ｔ４時点で−パルス信号息が＠１”レベルになると、
ＭＯＳトランジスタＱ、は再びオンになシ、ｅ点電位は
再びＶｆ、に低下する。このとき、ｆ点の電位は、ｅ点
の電位差分と容量　Ｃ４，Ｃ５の比によって、Ｖｆ、か
ら だけ降下して負電位になる。次に、ｔ、時点でパル、’
１．信号ａカ″０”レベル、ノ（ルス信号ｃ　カ”１”
レベルになると、ＭＯＳトランジスタＱ、はオフにな、
９、ＭＯＳトランジスタＱ１が再びオンになるので・点
電位は再びＶＤＤ電位になシ、ｆ点電位は だけ上昇する。次に、ｔ６時点でパルス信号Ｃが″０″
レベルになると、インバータＩ、の出力信号ｄが１１ル
ベルになシ、ＭＯＳトランジスタＱ＋はオフとなるので
、ｅ点電位は再びＶＤＤ十（ＶＨ−Ｖｘ、　）となシ、
ｆ点電位はＶＨ−ＶＬ　だけ上昇してＶｆ、になる。し
たがって、ｆ点と基板電位出力端との間のＭＯＳトラン
ジスタＱ４のオン状態の電圧降下分に相当する電圧ｔ−
Ｖｆ、で表わすと、基板電位ＶＩＩＵＢ　　は となる。

上式（５）から分るように、ｖ８ＵＢ　　を任意の値に
設定するためには、それに必要な容量Ｃａ＝Ｃ５の比を
得るように容量Ｃ３を所定値とするように設計すればよ
い。

〔発明の効果〕

上述したように本発明の半導体装置によれば、基板バイ
アス出力ノード近傍のノードの容量の設定値を変えるだ
けで所望の深さの基板バイアス電位を得ることができ、
半導体装置の種類に応じて基板バイアスを最適値に設定
することが容易になる。

【図面の簡単な説明】

第１図は本発明の半導体装置に設けられた基板バイアス
回路の一実施例を示す回路図、第２図は第１図の回路動
作を説明するために示すタイムチャートである。 １１・・・発振回路、１２・・・ノアゲート、１３・・
・基板電位発生回路、Ｑｌ　４Ｑ４・・・ＭＯＳトラン
ジスタ、Ｃ３〜Ｃ３・・・容量、工、・・・インバータ
。

Claims (1)

【特許請求の範囲】
1. 　発振回路の出力を利用して基板バイアスを発生する単
   一電源式の半導体装置において、第１のパルス信号がゲ
   ートに入力し、ドレインが電源に接続されたデプレッシ
   ョン型のＭＯＳトランジスタＱ＿１と、前記第１のパル
   ス信号を反転させるインバータと、このインバータの出
   力端と前記ＭＯＳトランジスタＱ＿１のソースとの間に
   接続された容量Ｃ＿３と、前記第１のパルス信号とはデ
   ューティ比が異なる第２のパルス信号がゲートに入力し
   、ソースが接地端に接続され、ドレインが前記ＭＯＳト
   ランジスタＱ＿１のソースに接続されたエンハンスメン
   ト型のＭＯＳトランジスタＱ＿２と、このＭＯＳトラン
   ジスタＱ＿２のドレインに一端が接続された容量Ｃ＿４
   と、この容量Ｃ＿４の他端にゲート・ドレインが接続さ
   れ、ソースが接地端に接続されたエンハンスメント型の
   ＭＯＳトランジスタＱ＿３と、同じく前記容量Ｃ＿４の
   他端にソースが接続され、ゲート・ドレインが基板電位
   出力端に接続されたエンハンスメント型のＭＯＳトラン
   ジスタＱ＿４と、同じく前記容量Ｃ＿４の他端と接地端
   との間に接続された基板電位設定制御用の容量Ｃ＿５と
   を具備することを特徴とする半導体装置。