JPS6372158A - Manufacture of high-speed semiconductor device - Google Patents
Manufacture of high-speed semiconductor deviceInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、高速半導体装置の製造方法に於いて、Ｉ ｎ
Ｇ ａ Ａ、ｓ層の選択的エツチングを行うに際して
ドライ・エッチング法を適用し、その下地であり且つヘ
テロ接合を生成させる為のＩｎ（Ａβ８Ｇａ、−Ｘ）Ａ
ｓ （０＜ｘ≦１）からなるバリヤ層をエツチング・
ストッパとして利用することを可能にして、その結果、
前記Ｉ ｎ （Ａ Ｉ ＸＧ ａ Ｉ−Ｘ ）Ａｓ
（０＜Ｘ≦１）バリヤ層の下地になっている薄いＩｎＧ
ａＡｓベース層が損傷されるのを防止できるようにした
。[Detailed Description of the Invention] [Summary] The present invention provides a method for manufacturing a high-speed semiconductor device.
When performing selective etching of the G a A, s layer, a dry etching method is applied, and In(Aβ8Ga, -X)A, which is the underlying layer and is used to generate a heterojunction, is applied.
Etching the barrier layer consisting of s (0<x≦1)
It makes it possible to use it as a stopper, and as a result,
Said I n (A I XG a I-X ) As
(0<X≦1) Thin InG underlying the barrier layer
This makes it possible to prevent the aAs base layer from being damaged.
本発明は、化合物半導体としてＩｎＧａＡｓ／ＩｎＡ＃
ＧａＡｓ系を用いたホット・エレクトロン・トランジス
タ（ｈｏｔ ｅｌｅｃｔｒｏｎｔｒａｎｓ ｉｓ ｔ
ｏｒ ：ＨＥＴ）と呼ばれる高速半導体装置を製造する
方法の改良に関する。The present invention uses InGaAs/InA# as a compound semiconductor.
Hot electron transistor using GaAs
The present invention relates to an improvement in a method for manufacturing a high-speed semiconductor device called a high-speed semiconductor device (HET).
従来、化合物半導体としてＧ ａ Ａ ｓ ／ Ａ Ｉ
Ｇ ａＡｓ系を用い、Ａｊ２ＧａＡｓをエミッタ側バ
リヤ層及びコレクタ側バリヤとしたＨＥＴが知られてい
る。Conventionally, GaAs/AI as a compound semiconductor
A HET using a GaAs system and having Aj2GaAs as an emitter-side barrier layer and a collector-side barrier layer is known.
このＨＥＴでは、ｒ谷−Ｌ谷間の分離エネルギが小さい
為、電子の注入エネルギを大きくした場合、電子がｒ谷
からし谷に移行し易い旨の欠点がある。In this HET, since the separation energy between the r valley and the L valley is small, there is a drawback that when the electron injection energy is increased, the electrons tend to migrate from the r valley to the negative valley.
若し、電子がＬ谷に移行すれば、その実効質量が増加し
、従って、インター・バレー（ｉｎｔｅｒ ｖａｌｌｅ
ｙ）散乱を受は易（なり、その結果、走行速度が低下し
、また、ベース中で消滅する率が高くなるから、スイッ
チング・スピードの低下や電流利得ｈＦｔの低下を招来
する。If an electron moves to the L valley, its effective mass increases and therefore becomes inter valley.
y) It is easily subject to scattering, resulting in a decrease in running speed and a high rate of annihilation in the base, resulting in a decrease in switching speed and a decrease in current gain hFt.
そこで、このような欠点を回避する為、化合物半導体と
してＩ ｎ Ｇ ａ Ａ Ｓ ／ Ｉ ｎ Ａ Ｉ Ｇ
ａ Ａ Ｓ系を用い、ＩｎＡｊ！ＧａＡｓをエミッタ
側バリヤ層及びコレクタ側バリヤ層としたＨＥＴが開発
された。Therefore, in order to avoid such drawbacks, InGaAs/InnAIG is used as a compound semiconductor.
Using the a A S system, InAj! A HET using GaAs as an emitter-side barrier layer and a collector-side barrier layer has been developed.
このＨＥＴでは、ＧａＡｓ／Ａｊ！ＧａＡｓ系を用いた
ＨＥＴの場合、と全く逆のことが言える。即ち、ｒ谷−
Ｌ谷間の分離エネルギは大である為、電子の注入エネル
ギを大きくすることができ、従って、電流増幅率ｈｒＥ
を向上することができるものである。In this HET, GaAs/Aj! The exact opposite is true for HETs using GaAs. That is, r valley-
Since the separation energy of the L valley is large, the electron injection energy can be increased, and therefore the current amplification factor hrE
This is something that can be improved.
前記したＩ ｎＧａＡｓ／Ｉ ｎＡｌＧａＡｓ系のＨＥ
Ｔに於いては、ｎ型１ ｎＧａＡ３エミツタ層の下にｉ
型１ｎＡＪＧａＡｓエミッタ側バリヤ層が、また、その
更に下にｎ型Ｉ ｎＧａＡｓベース層が存在し、そのベ
ース層からベース電極を取り出すには、エミツタ層及び
エミッタ側バリヤ層をメサ・エツチングしてベース層を
表出しなければならない。The aforementioned I nGaAs/I nAlGaAs-based HE
In T, there is i under the n-type 1 nGaA3 emitter layer.
There is a type 1nA JGaAs emitter-side barrier layer and an n-type InGaAs base layer below it.To take out the base electrode from the base layer, the emitter layer and emitter-side barrier layer are mesa-etched to remove the base layer. must be expressed.
従来、そのようなメサ・エツチングを行うには、エッチ
ャントをフッ酸系エツチング液とするウェット・エッチ
ング法を適用しているが、ＩｎＧａＡｓのエツチング・
レートと７ ｎＡｌＧａＡｓのそれとは大差なく、しか
も、エツチングすべきエミツタ層及びエミッタ側バリヤ
層の厚さは、その両方で２２５０ Ｃ人〕以上にもなり
、それに対して、ベース層は２００〔人〕〜１０００
（人〕の厚さである為、制御性良く前記メサ・エツチン
グを行うことは甚だ困難であり、ベース層が損傷された
り、また、特に薄いベース層の場合には、突き抜けを生
じたりする。Conventionally, such mesa etching has been performed using a wet etching method using a hydrofluoric acid-based etchant as the etchant.
The etching rate is not much different from that of 7nAlGaAs, and the thickness of the emitter layer and emitter-side barrier layer to be etched is more than 2250 C for both, whereas the base layer is 200 C. ~1000
Because of the thickness of the base layer, it is extremely difficult to perform the mesa etching with good control, and the base layer may be damaged or, especially in the case of a thin base layer, break-through may occur.
本発明は、前記のようなメサ・エツチングを行う場合、
所要半導体層の表面が損傷されることなく確実に露出す
ることが可能な高速半導体装置の製造方法を提供する。In the present invention, when performing mesa etching as described above,
Provided is a method for manufacturing a high-speed semiconductor device that can reliably expose the surface of a required semiconductor layer without damaging it.
本発明に依る高速半導体装置の製造方法に於いては、ヘ
テロ接合を生成するべく順に積層されているＩ ｎ （
ＡＮ、Ｇａｔ−ｘ ）Ａｓ （０＜ｘ≦１）層（例えば
Ｉ ｎＡｆＧａＡｓエミッタ側バリヤ層５）とＩｎＧａ
ＡｓＪｉ！（例えばｎ＋梨型１ｎＧａＡエミッタ層６）
とを選択的にエツチングするに際し、先ず、ドライ・エ
ッチング法（例えばＣＣβ２Ｆ２をエツチング・ガスと
する反応性イオン・エツチング法）にてＩｎＧａＡｓ層
のエツチングを行ってＩｎ ＜Ａｌｘ Ｇａ１−ｘ ）
Ａｓ （０＜ｘ≦１）層に達した際に停止さす、次い
で、ウェット・エッチング法でＩ ｎ （Ａ ｌｘ Ｇ
ａ ｌ−Ｘ ） Ａ ｓ（０〈ｘ≦１）層をエツチン
グする工程が含まれてなる構成になっている。In the method for manufacturing a high-speed semiconductor device according to the present invention, I n (
AN, Gat-x) As (0<x≦1) layer (e.g. InAfGaAs emitter side barrier layer 5) and InGa
As Ji! (For example, n+ pear-shaped 1nGaA emitter layer 6)
When selectively etching the InGaAs layer, first, the InGaAs layer is etched by a dry etching method (e.g., a reactive ion etching method using CCβ2F2 as an etching gas).
The process is stopped when the As (0<x≦1) layer is reached, and then wet etching is performed to remove I n (A lx G
The structure includes a step of etching the a l-X ) A s (0<x≦1) layer.
前記手段を採ることに依り、前記Ｉｎ（Ａ／ＸＣＦａｌ
−Ｘ ）Ａｓ （０＜Ｘ≦１）層の下地になっている
ＩｎＧａＡｓ層に損傷を与えずに高精度で表面を選択的
に露出させることが可能となり、従って、そこから容易
且つ確実に電極を取り出すことができるから、ＨＥＴの
ような高速半導体装置のベース電極を形成する技術とし
て好適である。By taking the above means, the In(A/XCFal
-X) As It is possible to selectively expose the surface with high precision without damaging the underlying InGaAs layer (0<X≦1) layer, and therefore it is possible to easily and reliably expose the electrode from there. Since it is possible to take out the following, it is suitable as a technique for forming base electrodes of high-speed semiconductor devices such as HETs.
第１図乃至第４図は本発明一実施例を解説する為の工程
要所に於けるＨＥＴの要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。1 to 4 are cut-away side views of essential parts of the HET at key points in the process for explaining one embodiment of the present invention, and the following description will be made with reference to these figures.
第１図参照
（１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌ
ａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）を適用
することに依り、ＩｎＰ基板１上にｎ＋型ＩｎＧａＡｓ
コレクタ層２、ｉ型ＩｎＡｌ！ＧａＡｓコレクタ側バリ
ヤ層３、ｎ型１ｎＧａＡｓベ一ス層４、ｉ型１ ｎ Ａ
ｊ！ Ｇ ａ Ａ ｓエミッタ側バリヤ層５、ｎ＋型
ＩｎＣｒａＡｓエミフタ層６を成長させる。See Figure 1 (1) Molecular beam epitaxial growth
By applying ar beam epitaxy (MBE), n+ type InGaAs is deposited on the InP substrate 1.
Collector layer 2, i-type InAl! GaAs collector side barrier layer 3, n-type 1nGaAs base layer 4, i-type 1nA
j! A GaAs emitter side barrier layer 5 and an n+ type InCraAs emitter layer 6 are grown.
この場合の各半導体層に関する主要データを例示すると
次の通りである。Examples of main data regarding each semiconductor layer in this case are as follows.
■ コレクタ層２について
厚さ：３０００ （人〕
不純物濃度： ５ Ｘ １０Ｉ８（ｃＩｎ−”）■ コ
レクタ側バリヤ層３について
厚さ：１０００（人〕〜３０００ （人〕■ ベース
層４について
厚さ：２００ Ｃ人〕〜１０００ （人〕不純物濃
度： ｌ Ｘ Ｉ Ｑ１０（ｃｍ−’）（４）エミッタ
側バリヤ層５について
厚さ：２５０（人〕
（５）エミツタ層６について
厚さ：２０００ （人〕
不純物濃度： ５ Ｘ Ｉ Ｑ１０（ａｍ−”）第２図
参照
（２）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、エツチング・マス
クとなるフォト・レジスト膜１０を形成する。■ Thickness of collector layer 2: 3000 (people) Impurity concentration: 5 x 10I8 (cIn-'') ■ Thickness of collector side barrier layer 3: 1000 (people) to 3000 (people) ■ Thickness of base layer 4: 200 C people] to 1000 (people) Impurity concentration: l ] Impurity concentration: 5 X I Q10 (am-'') See Figure 2. (2) By applying a resist process in normal photolithography technology, a photoresist film 10 that will serve as an etching mask is formed. Form.
（３） ＣＣ１２Ｆ ２をエツチング・ガスとする反
応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り
、フォト・レジスト膜１０をマスクとしてｎ＋型ＩｎＧ
ａＡＳエミッタＩＷ６をメサ状にエツチングする。(3) Reactive ion etching using CC12F2 as the etching gas
By applying the etching (RIE) method, n+ type InG is formed using the photoresist film 10 as a mask.
The aAS emitter IW6 is etched into a mesa shape.
エツチング・ガスとしてＣＣｌ２Ｆ２を用いた場合、ｌ
ｎＱａＡｓ ： Ｉ ｎＡｊ！ＧａＡｓのエツチング
選択比を約５：１とすることができ、エツチングをＩｎ
ＡｆＧａＡｓエミッタ側バリヤ層５の表面で停止させる
ことは容易である。When CCl2F2 is used as the etching gas, l
nQaAs: I nAj! The etching selection ratio of GaAs can be set to about 5:1, and the etching is
It is easy to stop at the surface of the AfGaAs emitter side barrier layer 5.
この場合のエツチング条件を例示すると次の通りである
。Examples of etching conditions in this case are as follows.
高周波型カニ２００（Ｗ）
ガス圧：３（Ｐａ）
ＣＣ７！２Ｆ２流量： ４０ （ＳＣＣＭ）（ｓｔａｎ
ｄａｒｄ ｃｕｂ
ｉｃ ｃｅｎｔｉｍｅｔｅ
ｒ ｐｅｒ ｍ１ｎｕｔｅ
：ＳＣＣＭ）
第３図参照
（４）エッチャントをフン酸系（ＨＦ＋Ｈ２Ｏ２十Ｈ２
０）エツチング液とするウェット・エッチング法を適用
することに依り、エミッタ側バリヤ層５のエツチングを
行う。High frequency type crab 200 (W) Gas pressure: 3 (Pa) CC7!2F2 flow rate: 40 (SCCM) (stan
(dard cubic centimeter per m1nute: SCCM) Refer to Figure 3. (4) Use a fluoric acid-based etchant (HF +
0) Etching the emitter side barrier layer 5 by applying a wet etching method using an etching solution.
°エミッタ側バリヤ層５の厚さは２５０ 〔人〕である
から、通常のウェット・エッチング法を用いても、かな
り高精度でエツチングすることができる。Since the thickness of the emitter-side barrier layer 5 is 250 .mu.m, it can be etched with fairly high precision even if a normal wet etching method is used.
第４図参照
（５） コレクタ電極を取り出す為のコレクタ層９を
表出するメサ・エツチング、素子間分離を行う為のメサ
・エツチングなどを行ってから、通常の技法、例えば真
空蒸着法及びリフト・オフ法等を適用してエミッタ電極
７、ベース電極８、コレクタ電極９を形成する。尚、ベ
ース層４、コレクタ側バリヤＮ３をメサ・エツチングし
てコレクタ層９の一部を表出させる際、通常のウェット
・エッチング法を適用しても、コレクタＮ２は充分に厚
いので問題はない。See Figure 4 (5) After performing mesa etching to expose the collector layer 9 to take out the collector electrode and mesa etching to isolate between elements, use the usual techniques such as vacuum evaporation and lift. - Form the emitter electrode 7, base electrode 8, and collector electrode 9 by applying an off method or the like. Note that when mesa-etching the base layer 4 and the collector side barrier N3 to expose a part of the collector layer 9, there is no problem even if a normal wet etching method is applied because the collector N2 is sufficiently thick. .
本発明に依る高速半導体装置の製造方法に於いては、Ｉ
ｎＧａＡｓ層の選択的エツチングを行うに際してドライ
・エッチング法を適用することに依って、その下地であ
り且つペテロ接合を生成させる為のＩ ｎ （ＡＡ’Ｘ
Ｇａｐ−ｘ ） Ａｓ （０＜ ｘ≦１）からなるバ
リヤ層をエツチング・ストッパとして利用できる構成に
なっている。In the method for manufacturing a high-speed semiconductor device according to the present invention, I
By applying a dry etching method when performing selective etching of the nGaAs layer, I n (AA'X
Gap-x ) As (0<x≦1), the barrier layer can be used as an etching stopper.
前記構成を採ることに依り、前記Ｉｎ（Ａ１えＧａｐ−
、）Ａｓ （０＜ｘ≦１）層の下地になッテいるＩｎ
ＧａＡｓ層に損傷を与えずに高精度で表面を選択的に露
出させることが可能となり、従って、そこから容易且つ
確実に電極を取り出すことができるから、ＨＥＴのよう
な高速半導体装置のベース電極を形成する技術として好
適である。By adopting the above configuration, the In(A1 and Gap-
, ) As (0<x≦1)
It is possible to selectively expose the surface of the GaAs layer with high precision without damaging it, and therefore the electrode can be taken out easily and reliably from there, making it suitable for use as base electrodes in high-speed semiconductor devices such as HETs. This is suitable as a forming technique.
第１図乃至第４図は本発明一実施例を説明する為の工程
要所に於けるＨＥＴの要部切断側面図を表している。
図に於いて、１はＩｎＰ基板、２はｎ＋型ＩｎＧａＡｓ
コレクタ層、３はｉ型！ ｎ Ａ Ａ Ｇ ａ Ａ ｓ
コレクタ側バリヤ層、４はｎ型１ｎＧａＡｓベ一ス層、
５はｉ型ＩｎＡｊ！ＧａＡｓエミッタ側バリヤ層、６は
ｎ＋型１ ｎＧａＡｓ！ＧａＡｓコレクタ層ッタ電極、
８はベース電極、９はコレクタ電極、１０はフォト・レ
ジスト膜をそれぞれ示している。FIGS. 1 to 4 are cross-sectional side views of essential parts of the HET at key points in the process for explaining one embodiment of the present invention. In the figure, 1 is an InP substrate, 2 is an n+ type InGaAs
Collector layer, 3 is type I! n A A G a A s
Collector side barrier layer, 4 is n-type 1nGaAs base layer,
5 is type i InAj! GaAs emitter side barrier layer, 6 is n+ type 1 nGaAs! GaAs collector layer electrode,
Reference numeral 8 indicates a base electrode, 9 a collector electrode, and 10 a photoresist film.
Claims (1)
ｘＧａ＿１＿−＿ｘ）Ａｓ（０＜ｘ≦１）層とＩｎＧａ
Ａｓ層とを選択的にエッチングするに際し、先ず、ドラ
イ・エッチング法にてＩｎＧａＡｓ層のエッチングを行
ってＩｎ（Ａｌ＿ｘＧａ＿１＿−＿ｘ）Ａｓ（０＜ｘ≦
１）層に達した際に停止させ、次に、ウェット・エッチ
ング法にてＩｎ（Ａｌ＿ｘＧａ＿１＿−＿ｘ）Ａｓ（０
＜ｘ≦１）層をエッチングする工程 が含まれてなることを特徴とする高速半導体装置の製造
方法。[Claims] In(Al_
xGa_1_-_x) As (0<x≦1) layer and InGa
When selectively etching the As layer, first, the InGaAs layer is etched using a dry etching method to form In(Al_xGa_1_-_x)As(0<x≦
1) Stop when reaching the In(Al_xGa_1_-_x) As(0
<x≦1) A method for manufacturing a high-speed semiconductor device, comprising the step of etching a layer.
Priority Applications (1)
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|---|---|---|---|
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| Country | Link |
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Cited By (3)
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| US5837617A (en) * | 1993-04-30 | 1998-11-17 | Fujitsu Limited | Heterojunction compound semiconductor device and method of manufacturing the same |
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|---|---|---|---|---|
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-
1986
- 1986-09-13 JP JP21505586A patent/JPH0628314B2/en not_active Expired - Fee Related
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Also Published As
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