JPS63695A - キヤツシユドロア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［［要〕 キャッシュドロアであって、汎用シリアルインターフェ
イスにより制御されるキャッシュドロアにおいて、調歩
同期式のシリアルデータ受信回路を汎用集積回路を用い
て実現する。

［産業上の利用分野］ 本発明は金銭登録機、ｐｏｓ端末に使用され、取扱い現
金を収容しておくキャッシュドロア（現金の引出し）に
関し、更に詳しくは汎用シリアルインターフェイスを介
しての外部制御によりドロアをオーブンするようにした
キャッシュドロアの制御Ｏ装置に関する。

近年、電子式金銭登録礪、ｐｏｓ端末等の流通業端末を
機能毎にモジュール化して各々機能毎の別々の筐体毎に
納める事によって、配置性の向上を図ることが行われて
いる。その場合、通常ジャーナルを印字するジャーナル
レシートプリンタ。

キーボード、コントローラ、及びキャッシュドロアと各
々分離されている。こうしたモジュール化に当っては、
各モジュールに各種インターフェイスを採用しているが
、キャッシュドロアとしては汎用インターフェイスを介
して送られてきた外部ｌ１ｌｌ信号（コマンド）を基に
ドロア（引出し）のオーブン（解放）を自動的に行うキ
ャッシュドロアがある。この種のキャッシュドロアは、
プログラムで受信したデータを判定、チエツクし、開放
コマンドを受信した場合にのみドロアをオーブンするよ
うドロアオープン信号を出力する構成となっている。又
、ドロアのクローズは、人手で、ドロア内の現金の出入
れを行った後、人手で行っている。

［従来の技術］ 第３図はキャッシュドロアの従来構成例を示す図である
。汎用シリアルインターフェイスを介して外部装置より
送られてきたコマンドはシリアル回線ドライバ・レシー
バ１で受信された後、シリアルインターフェイス制御部
２に送られる。シリアルインターフェイス制御部２は入
力データをパラレルデータに変換する。シリアルインタ
ーフェイス制御部２の出力はμＣＰＵ等の処理装置を内
蔵したＣＰＬ１回路部３に入力され、該ＣＰＵ回路部３
を経由してドロアオープン制御部４に送られる。

ドロアオープン制御部４は入力データが、開放コマンド
であると判定してドロアオープン信号を出力する。ドロ
ア機構５は、ドロアオープン信号が入力されるとドロア
をオーブンする。又、シリアルインターフェイス制御部
２はＣＰＵ回路部３にリクエスト信号　ｉＲＱを出力し
、逆にＣＰＵ回路部３はシリアルインターフェイス制御
部２に読出し／書込み信号Ｒ／Ｗ及び■／○をセレクト
するためのＩ１０セレクト信号を出力すると共に、ドロ
アオープン制御部４にＩ１０セレクト信号を出力する。

更に、ドロア機構５からはドロアオープン又はクローズ
に関するステータス信号（ドロアオープン／クローズス
ティタス）が出力され、シリアル回線ドライバ・レシー
バ１を介して外部に出力される。

［発明が解決しようとする問題点］ 前述した従来の装置では、汎用のシリアルインターフェ
イスは、シリアル信号でデータ通信を行う通常のデータ
伝送制御に基づくものであるためのシリアルインターフ
ェイス制御部２はデータ通信に使用されるシリアルイン
ターフェイス制御用ＬＳＩ、シリアルインターフェイス
のためのドライバ・レシーバ等から構成され、又、この
ＬＳＩに見合うインターフェイスを持ち、コマンド解読
を行うためのＣＰＵ回路部３はＣＰＵの他、ＲＯＭ、Ｒ
ＡＭを内蔵しており、シリアルインターフェイス制御部
２及びドロアオープン制御部４を制御している。このよ
うに、従来の装置は多くの部品を使用し、しかも制御用
集積回路としてＬＳＩを使用しているため、回路が複雑
且つ高価であった。　ところで、この秤のキャッシュド
ロアは、本来はＰｏ８　（販売時点情報管理）端末専用
のｌｌ１０（例えばレジスタ）であり、従って、Ｐｏ８
端末はその制御回路を内蔵している。しかしながら、近
年、本来は専用端末であるＰｏＳ端末をパーソナルコン
ピュータ等の汎用端末で代替実現する動きがあり、それ
に接続されるキャッシュドロアｔよＲＳ　２３２　Ｃ等
の汎用シリアルインターフェイスを介して制御される。

この場合、シリアルインターフェイスを持つキャッシュ
ドロアを安価に実現する必要がある。

本発明はこのような点に鑑みてなされたものであって、
ＬＳＩ等の複雑、高１ｔｌ！ｉな部品を用いることなく
、安価に、調歩開明形式の同期が保ら得るキャッシュド
ロアを提供することを目的としている。

Ｆ問題点を解決するための手段］ 第１図は本発明のキャッシュドロアの原理ブロック図で
ある。図において、１ｏはＲ８２３２Ｃ等の汎用シリア
ルインターフェイスを介して送られてくるシリアルデー
タを受信してパラレルデータに変換するシリアル・パラ
レル変換部、２０は該シリアル・パラレル変操部１０の
出力を受けて同期パターンを検出する同期パターン検出
部、３０は該同期パターン検出部２０により同期パター
ンが検出された後にクロックを発生するクロック発生部
、４０は該クロック発生部３０の出力クロックにより前
記シリアル・パラレル変換部１ｏの出力をラッチするラ
ッチ部、５０はラッチされたデータを基準データと比較
し、比較結果によりドロアオープン信号を出力する比較
制御部である。

［作用］ このように構成された装置において、外部よりＲ８２３
２Ｃ等の汎用シリアルインターフェイスを介して送られ
てくるシリアルデータはシリアル・パラレル変換部１０
に入ってパラレルデータに変換される。パラレルデータ
に変換された受信データは同期パターン検出部２０及び
ラッチ部４０に入る。同期パターン検出部２０は、入力
データが同期パターンであるかどうかを常時監視してお
り、同期パターンを確認したら同期パターン検出信号を
出力する。即ち、外部装置とキャッシュドロアとの間は
所謂、調歩同期方式を採用して同期パターンで同期をと
る。これにより、外部装置にキャッシュドロアを常に同
期させるための負荷を減らす。クロック発生部３０は、
同期パターン検出信号が入力されたら一定の周期でクロ
ックを発生する。このクロックはラッチ４０にデータラ
ッチ用のクロックとして与えられ、ラッチ部４０はラッ
チクロックが印加されるたびにシリアル・パラレル変換
部１０の出力データをラッチし、比較制御部５０はこの
ラッチされたデータと予め定められた基準データとを比
較する。そして、ラッチした入力データと基準データと
の比較結果により、ドロアオープンコマンドであること
を検出したらドロアオープン信号を出力する。図示され
ていないドロア機構はドロアオープン信号を受けると、
ドロアをオーブンする。本発明はキャッシュドロアは、
基本的にドロアの開放を示すコマンドのみ解読すれば足
る点に着眼し、第１図に示す汎用的な、多種コマンドを
解読し冑、る各回路部を用いないで回路の簡素化を図っ
ている。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは同一の符号を付して示す。シリ
アル・パラレル変換部１０はシリアルデータを受けると
共に、−部信号を出力するＲ８２３２Ｃドライバ・レシ
ーバ１１．入力シリアルデータを８ビツト（Ｄｏ〜Ｄ？
）のパラレルデータに変換するシフトレジスタ１２及び
ゲートＧ　Ｉ　Ｉ　＋インバータＧ１２より構成されて
いる。

シフトレジスタ１２としては、例えば７４Ｌ８１６４が
用いられる。

外部からのクロックＳＴはＲ８２３２Ｃドライバ・レシ
ーバ１１．アンドゲートＧ１１を介してシフトレジスタ
１２のクロック入力に入り、シリアルデータＲＸＤ及び
リセット信号Ｒ８は同じくそれぞれシフトレジスタ１２
のデータ入力、リセット入力に入っている。ドロア機構
（図示せず）から出力されたドロアオープン／クローズ
スティタス（１”でオーブンとする）はＲ８２３２Ｃド
ライバ・レシーバ１１を介して外部に出力されると共に
、インバータＧ１２を介してアンドゲートＧ＋＋他方の
入力に入っている。

同期パターン検出部２０は、８ビット入力アンドゲート
Ｇ２１．該アンドゲートＧ２１の出力を受けるアンドゲ
ートＧ２２　、　ＨアンドゲートＧ２２の出力をりａツ
ク入力ＣＫに、５Ｖｆｆｉ圧（“１″レベル相当）をデ
ータ人力りに受けるＤタイプフリップフロップ（以下単
にフリップフロップという）２１及びアンドゲートＧ２
３より構成されている。アンドゲートＧ２３の一方には
パワーオンリセット信号が、他方には外部からのリセッ
ト信号Ｒ８が入力され、その論理積信号がフリップフロ
ップ２１のリセット入力に入っている。

クロック発生部３０はアンドゲートＧ３１及びカウンタ
３１より構成されている。アンドゲートＧ３１の一方の
入力には同期パターン検出部２０の出力が入り、他方の
入力にはアンドゲートＧ！１の出力クロックが入ってい
る。そして、その出力は１／８分周カウンタ３１にクロ
ックとして与えられている。又、前記したドロアオープ
ン／クローズスティタスがリヒット信号としてカウンタ
３１に与えられている。カウンタ３１としては例えば７
４ＬＳ１６０が用いられる。

ラッチ部４０は入力データをラッチするラッチ４１より
なり、比較制御部５０はラッチ４１の出力を基準データ
と比較するドロアオープンコマンドチエツク回路５１及
び該ドロアオープンコマンドチエツク回路５１の８ビツ
ト出力を受ける８ビツト入カアンドゲートＧ５１より構
成されている。

そして、アンドゲートＧ５１の出力がドロアオープン信
号となる。ラッチ４１としては、例えば７４ＬＳ３０４
が用いられる。

ドロアオープンコマンドチエツク回路５１は、８個のア
ンドゲートで構成され、これらアンドゲートの一方の入
力にはラッチされたコマンドデータが他方の入力には基
準データが入力されている。

ここでは、基準データ入力には全て５Ｖが与えられ、基
準データとして８ビツト分が全てオンを示すｒＦＦＪ　
　（１６進数）が設定されていることを示す。このよう
に構成された装置の動作を説明すれば以下の通りである
。

外部よりＲ８２３２Ｃ等の汎用シリアルインターフェイ
スを介して送信されてきたコマンドデータＲＸＤ及びク
ロックＳＴは、Ｒ８２３２Ｃドライバ・レシーバ１１を
介してシフトレジスタ１２に送られる。当初ドロアオー
プン／クローズスティタスは“０″であるのでインバー
タＧＩ２の出力は“１″である。従って、アンドゲート
Ｇ１１は開いており、入力クロックＳＴを通過させる。

このクロックによりシリアル入力データＲＸＤは順次シ
フトされ、クロック８発でシリアルデータが８ビツトの
パラレルデータ（Ｄｏ〜Ｄ？＞に変換される。

今、同期パターンを例えばｒＦＦＪに定めておくと、同
期パターンが入った時にのみアンドゲートＧ２１の出力
は゛１パとなる。初期リセットによって、当初フリップ
フロップ２１のＱ出力は゛１°′となっているので、ア
ンドゲートＧ２２の“１″出力はアンドゲートＧ２２を
通過し、フリップフロップ２１のクロック入力ＣＫに入
る。そして、その立上りでＤ入力の１１１　ＩＴがラッ
チされ、Ｑ出力から同期パターン検出信号“°１゛が出
力される。アンドゲートＧ３１は当初フリップフロップ
２１のＱ出力はＯ”であるので閉じているが、Ｑ出力が
○″から１″に反転するとゲートが開き、アンドゲート
Ｇｌｌからのクロックを通過させる。この結果、カウン
タ３１は入力クロック８個分を周期とするパルスを出力
する。このパルスが次段のラッチ４１のラッチクロック
となる。

ラッチ４１は、入力データ（コマンドデータ）をラッチ
クロックでラッチする。ラッチされた８ビツトのコマン
ドデータはドロアオープンコマンドチエツク回路５１に
入って基準データｒＦＦＪと比較される。尚、この比較
動作はデータがラッチされるごとに行われる。若し、入
力データがドロアオープンコマンドであればｒＦＦＪで
あるので、ドロアオープンコマンドチエツク回路５１の
各アンドゲートの出力は全て“１″になる。

この結果、８人カアンドゲートＧ５Ｉの出力はパ１ｎに
なり、ドロアオープン信号となってドロア機構（図示せ
ず）に与えられる。そして、ドロアがオーブン（解放）
されると、ドロアオープン／クローズスティタスは“１
′になり、カウンタ３１及びラッチ４１をリセットする
と共に、アンドゲートＧｔｔを閉める。所定のレジスタ
の動作を終了後にドロアをクローズ（閉める）すると、
再び前述の動作を繰り返すことになる。

第２図の回路を参照すると明らかなように、本発明にお
いてはＣＰＵやＬＳＩ等の高価なＩＣ（集積回路）を使
用しておらず、ＴＴＬレベルの安価なＩＣを使用してい
る。従って、安価なキャツシュドロアを実現することが
できる。図の実施例では、ドロアオープンコマンドとし
てｒＦＦＪなるデータを用いたが、これに限るものでは
なく任意の値を用いることができる。従って、ドロアオ
ープンコマンドチエツク回路５１内の基準データ設定部
としては、コマンド値の変化に対応できるようにしてお
く必要がある。例えば、８ビツトのデイツプスイッチを
用い、″１″と（Ｌ　ＯＩ＋を各ビットごとに設定でき
るようにしておけばよい。

同期パターンもｒＦＦＪに限るものではなく、調歩同期
を、外部装置との間でとり１ｑるパターン、例えば、５
ＤＬＣ，ＨＤＬＣと称される伝送方式で使用されている
フラグパターンの様な他の値を用いることができる。

上述の説明では、コマンドデータとして８ビツトのもの
を用いたが８ビツトに限るものではなく、任意のビット
のものを用いることができる。

［発明の効果］ 以上説明したように、本発明によれば汎用シリアルイン
ターフェイスを介して送られてきたコマンドデータを基
準値と比較する回路をＴＴＬレベルのＩＣを組合せて実
現することにより、高価なＣＰＵ及びその周辺回路、Ｌ
ＳＩ等を用いることなく安価に調歩開明形式の同期が保
ち得るキャッシュドロアを提供することができる。

【図面の簡単な説明】

第１図は本発明のキャッシュドロアの原理ブロック図、
第２図は本発明の一実施例を示す構成ブロック図、第３
図は従来装置の構成例を示す図である。 第１図、第２図において、 １ｏはシリアル・パラレル変換部、 １１はＲ８２３２Ｃドライバ・レシーバ、１２はシフト
レジスタ、 ２０は同期パターン検出部、 ２１はフリップフロップ、 ３０はクロック発生部、 ３１はカウンタ、 ４０はラッチ部、 ４１はラッチ、 ５０は比較制仰部、 ５１はドロアオープンコマンドチエツク回路、Ｇ＋　ｔ
　、　Ｇ２１．　Ｇ２２１　Ｇ２　ｓ　、　Ｇｓ　１・
Ｇ５１はアントゲ−１−１ Ｇ１２はインバータである。

Claims (1)

1. 【特許請求の範囲】 開閉自在に構成された現金を収容するドロアを備え、シ
   リアルインターフェイスを介して受信されたコマンドの
   内、該ドロアの開放指示を示すコマンドにより該ドロア
   を開放駆動するキャッシュドロアにおいて、 シリアルデータを受信してパラレルデータに変換するシ
   リアル・パラレル変換部（１０）と、該シリアル・パラ
   レル変換部（１０）の出力を受けて同期パターンを検出
   する同期パターン検出部（２０）と、 該同期パターン検出部（２０）より同期パターンが検出
   された後にクロックを発生するクロック発生部（３０）
   と、 該クロック発生部（３０）の出力クロックにより前記シ
   リアル・パラレル変換部（１０）の出力データをラッチ
   するラッチ部（４０）と、 該ラッチ部（４０）でラッチしたデータを該開放指示を
   示すコマンドに対応する基準データと比較し、比較結果
   によりドロアオープン信号を出力する比較制御部（５０
   ）とを具備したことを特徴とするキャッシュドロア。