JPS636954B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明はアナログ信号をアナログ量として記憶
し、これを再生するアナログ信号記憶再生装置に
関する。

(ロ) 従来技術 アナログ信号として例えば音響信号を記憶し、
再生する装置としては磁気テープに音響信号を直
接アナログ信号の形態で記録してその記録を読み
出す事に依つて音響信号を再生するテープレコー
ダが存在している。ところがこのテープレコーダ
は長年に亘つて確立されたものではあるが、機械
的にテープを走行させて磁気ヘツドを用いてテー
プにアナログ信号を記録し、また逆に磁気ヘツド
から磁気テープに記録されたアナログ信号を読み
出すのが基本構成である為に機械的要素が不可欠
で信頼性に欠ける上に経年変化に対しても配慮を
払わなければならない、等の問題を内在してい
る。またテープに記録された音響信号のうち所望
の音響信号を取り出す所謂頭出し動作は複雑な構
成を必要とするにも拘らず、必要とする音響信号
を探し出すのに相当の時間を要するのが実情であ
る。

このような機械的要素を全く含まない音響信号
再生装置としては、デイジタル技術を駆使した
PCMやPWMが存在し、更に音声信号について
は、それ等の技術を高度化したパーコール手法、
LSP等で代表される音声合成技術が出現し、実用
化されつつある。

特に音声信号の記憶再生については、PCMや
PWMを用いると所期の目的である機械的要素の
排除は達成されるものの、音声情報の記憶には厖
大な記憶容量を必要とし、大規模な装置にしか採
用されない。一方、このPCMやPWMに要求さ
れる記憶要量を減らす事を目的としてパーコール
手法等の音声合成技術が出現したのであるが、確
かに音声合成技術は記憶容量の点で進んだもので
はあるものの、発声させる音声から音声合成の為
の係数の抽出に多大の労力と時間とを要する上に
その係数を用いて音声を合成する際にマイコンク
ラスの処理装置が不可欠で、装置の簡略化にはや
はり難点があり、汎用性に欠ける。しかもこの音
声合成技術は上にも述べた如く、係数の抽出には
相当の時間が掛り、現存するテープレコーダの如
く実時間の録音、再生は不可能で、一般需要家が
手近に用いる事は出来なかつた。

(ハ) 発明の目的 本発明は上述の点に鑑みてなされたものであり
少ない記憶容量でタイムラグのないアナログ信号
記憶再生装置を提供するものである。

(ニ) 発明の構成 本発明のアナログ信号記憶再生装置は複数個の
電荷蓄積型の不揮発性アナログメモリ素子のドレ
インに抵抗を介して書き込み電圧を一定のサンプ
リング周期で順次印加すると共に、各素子のソー
スには時間変化するアナログ信号を印加する構成
を有しており、上記抵抗の抵抗値の上限は、各メ
モリ素子の寄生容量と上記抵抗とで決定される書
き込み電圧の伝達遅延が該書き込み電圧のサンプ
リング周期と一致する値であつて、上記抵抗の抵
抗値の下限は、書き込み電圧の印加に依つて上記
メモリ素子が導通した時に、このメモリ素子の内
部抵抗と上記抵抗とで決定される書き込み電圧の
分圧値が上記メモリ素子の閾値電圧と一致する値
となつている。

(ホ) 実施例 第１図は本発明装置の概略を示したブロツク図
であつて、１は音声を電気信号に変換するマイク
ロフオン、２はその電気信号を所定の周期、例え
ば250μ秒の周期でサンプリングして時系列的な
アナログ信号を得るサンプリング回路、３はこの
時系列的なアナログ信号を記憶する電荷蓄積型の
メモリ素子群で、後に詳述するが、アナログ信号
に応じた電荷量を蓄積する事に依つて直接アナロ
グ信号を記憶するものである。４はこのメモリ素
子群からその各蓄積電荷に応じたアナログ信号を
読み出す読み出し回路で、サンプルホールド機能
も有している。５は該読み出し回路から得られる
アナログ信号のうちの高周波成分を取り除くロー
パスフイルタ、６は該ローパスフイルタ５からの
アナログ信号を増巾し、スピーカ７で音声を再生
する為の増巾回路である。

ここで本発明に用いる電荷蓄積型メモリ素子群
３について説明を加える。電荷蓄積型メモリ素子
Ｍとしては第２図に示す如きフローテイングゲー
ト型の素子が代表的なものである。この第２図に
於て、１０は一導電型半導体基板、例えばＮ型の
シリコン基板で、Ｐ型のソース、ドレイン領域１
１，１２を有している。１３はこのソース、ドレ
イン領域１１，１２間のチヤンネル領域１４上に
200Å程度の酸化シリコン膜１５を介して配設さ
れたモリブデン等の金属、或いは不純物が多量に
ドープされた多結晶シリコンから成る電荷蓄積層
として働くフローテイングゲート、１６はこのフ
ローテイングゲート１４を覆うべく設けられた約
1000Åの膜厚を有する窒化シリコン膜、１７はこ
の窒化膜１６上に位置している制御ゲート、１
８，１９は上記ソース、ドレイン各領域１１，１
２にオーミツクコンタクトしたソース、ドレイン
電極である。

この電荷蓄積型メモリ素子Ｍは、フローテイン
グゲート１３が酸化膜１５や窒化膜１６に依つて
完全に絶縁された状態にあり、何等かの手段を用
いてこのフローテイングゲート１３に電荷を注入
する事に依つてメモリ素子Ｍの閾値電圧Vtmが
変化し、その変化状況に依つて情報が揮発する事
なく記憶される事からデイジタル分野に於いて不
揮発性のメモリとして開発されたものである。と
ころが、上述した如くフローテイングゲート１３
に注入する電荷に依つて閾値電圧が変化する事か
らその注入量に閾値電圧が依存しており、この点
に鑑みて最近この電荷蓄積型メモリ素子Ｍをアナ
ログメモリとして用いる考え方が提案された。

第３図にこのメモリ素子Ｍへのアナログ信号の
書き込み回路例を示す。同図から明らかな如く、
制御ゲートCGを接地し、ドレインＤに書き込み
臨界電圧VWを約100KΩ程度の書き込み抵抗RW
を介して印加すると同時にソースＳに書き込むべ
きアナログ量に応じたアナログ信号VSを印加し
ている。

斯る電圧印加状況に依つてアナログ信号VSが
正確にメモリ素子Ｍに記憶されるメカニズムは次
の如し。即ち臨界電圧VWをドレインＤに印加す
る事に依つて電荷がフローテイングゲートFGに
注入され、このメモリ素子Ｍの閾値電圧Vtmは
次第にデブレツシヨン側にずれていくが、その途
中で閾値電圧Vtmがアナログ信号VSと等しくな
つた時点、即ち Vtm＝VS となつた時点でメモリ素子ＭがONしてしまい、
この時、ドレインＤの電位VDが抵抗RWとメモ
リ素子Ｍ自身の内部抵抗R′との比で、 VD＝（VW−VS）R′／RW＋R′ に急激に低下する事に依りメモリ素子Ｍへの書き
込み、即ち、フローテイングゲートFGへの電荷
の注入が停止する為である。ここで重要となるの
は、抵抗RWの値であり、もしこの値がメモリ素
子Ｍの内部抵抗に比べて相対的に小さな値であれ
ば、上述の如くメモリ素子ＭがONした時、メモ
リ素子ＭのドレインＤの電位VWが上記の電圧
VDに降下する事ができず、さらにフローテイン
グゲートFGへの電荷の注入が続けられ、実際の
アナログ信号VSより大きな値の閾値電圧Vtm
（＞VS）となつてしまう不都合が生じる。そこ
で、この不都合を解消する為に、斯る抵抗RWと
してはできるだけ大きな値のものが用いられなけ
ればならないが、この抵抗RWが大きすぎると、
今度は、抵抗RWと上記メモリ素子Ｍのフローテ
イングゲートFGを含めた配線及びジヤンクシヨ
ンの寄生容量とからなるRC直列体に生じる遅延
現象に依り、このフローテイングゲートFGへの
書き込み電圧の印加電圧の立上がりが遅延し、斯
るメモリ素子ＭがONするまでの遅れ時間が大き
くなる欠点が生じる事となり、この抵抗RWの適
正範囲については後述する。

第４図はメモリ素子ＭのソースＳ電位の変化に
伴う書き込み特性の変化であつて、横軸に書き込
み電圧VWが、縦軸にメモリ素子Ｍの閾値電圧
Vtmが示されており、夫々異なるアナログ信号
VSがプロツトされている。同図から明らかな如
く、各アナログ信号VSに対する各閾値電圧Vtm
が書き込み電圧VWに移存して傾斜をもつて変化
しているが、これはメモリ素子がONしてからの
電荷の注入現象に依るものであり、やはり上記抵
抗RWができるだけ大きなものを使用する事に依
つて、この現象が抑制され、閾値電圧の変化を減
少せしめ、書き込み特性の安定化が図れるのであ
る。

ここでまず第１図に示した本発明装置の詳細な
動作説明を第５図に波形図にもとずいて行う。マ
イクロフオン１に依つて電気信号に変換された音
声信号イはサンプリング回路２で250μ秒に１回、
即ち１秒間に4000回の周期でサンプリングされて
時系列的なアナログ信号ロが得られる。この各ア
ナログ信号ロは夫々単一の電荷蓄積型メモリ素子
Ｍ，Ｍ…に例えば第３図で示した構成を用いてそ
の信号ロに応じた電荷量の形で記憶される。

一方、このようにして記憶された音声信号を読
み出す場合について考えてみる。読み出し回路４
はサンプルホールド機能を備えているので、該回
路４から得られる読み出し信号は第５図ハに示す
ように段階状のアナログ信号が得られ、これをロ
ーパスフイルタ５を通す事に依つて高周波成分が
カツトされて音声信号ニが再現され、増巾回路６
で増巾されてスピーカ７から再生音声が発せられ
る。

次にサンプリング回路２に依つてサンプリング
されて得られる時系列的なアナログ信号ロをメモ
リ素子群３に順次記憶せしめる際の具体例を第６
図に示す。説明の簡単の為に２×２個のメモリ素
子Ｍ…のマトリツクス配置のみが示されている
が、実際には32×32（1Kbit）や64×64（4Kbit）
等の多数個の素子が配置されている事は云うまで
もない事である。第６図に於いて、M₁₁，M₁₂，
M₂₁，M₂₂は夫々電荷蓄積型のメモリ素子、S₁₁，
S₁₂，S₂₁，S₂₂はこれ等のメモリ素子に直列に接
続されたスイツチング素子である。各行のスイツ
チング素子S₁₁，S₁₂，S₂₁，S₂₂のゲートは夫々共
通接続されてデコーダスイツチT₁，T₂を介して
スイツチング素子S₁₁〜S₂₂をONさせ得るON電
位VONに連つている。また各列のスイツチング
素子S₁₁，S₁₂，S₂₁，S₂₂のドレインも夫々共通接
続されてデコーダスイツチT₃，T₄を介して読み
出しスイツチTR₁の共通端子に連つている。また
各メモリ素子M₁₁〜M₂₂のソースは共通接続され
てアナログ信号源VSとOPEN状態とアースとの
何れかの状態を採る書き込みスイツチTWに連る
と同時に上記読み出しスイツチTR₁に連動して切
り換わる読み出しスイツチTR₂の共通端子に連つ
ている。更に各メモリ素子M₁₁〜M₂₂のゲートは
消去スイツチTEを介して消去信号VRとアース
との何れかに連つている。一方、上記デコーダス
イツチT₃，T₄に連つた読み出しスイツチTR₁の
一方の固定端子は上記各メモリ素子Ｍ１１〜Ｍ２
２に対し共通の書き込み抵抗RWを介して書き込
み電位VWに、また他方の端子は読み出し電位
VRに夫々連つており、また全メモリ素子M₁₁〜
M₂₂のソース接続されている読み出しスイツチ
TR₂の一方の固定端子はOPENで、他方の端子は
読み出し抵抗RRを介して接地されると同時に信
号読み出し端子Doutを構成している。即ち、フ
ローテイングゲートFGへの電荷の注入に重要な
役割を司どる書き込み抵抗RWを、複数のメモリ
素子Ｍ１１〜Ｍ２２に対して共通とすることによ
つて、斯る複数のメモリ素子Ｍ１１〜Ｍ２２の
各々に対し単純に個別の書き込み抵抗RWを設け
ることによる各書き込み抵抗RW間のバラツキに
起因し読み出し時の再現性が欠如する問題点を回
避する構成となつている。

而して例えば上段左側のメモリ素子M₁₁にアナ
ログ信号を書き込む場合を考えてみる。この時は
デコーダスイツチT₁，T₃をONし、書き込みス
イツチTWをアナログ信号源VS側に倒し、消去
スイツチTEをアース側に倒すと同時に読み出し
スイツチTR₁は書き込み抵抗RW側に投入し、他
方のスイツチTR₁をOPENとする。このような接
続状態とする事に依つてスイツチング素子S₁₁が
ONするのでメモリ素子M₁₁のゲートはアース電
位、ドレインは抵抗RWを介して書き込み電圧
VWに設定された状態でソースにアナログ信号
VSが印加されるので、第３図を参照しつつ説明
したメカニズムでそのアナログ信号VSが、その
アナログ信号VSに対応した電荷量の形でメモリ
素子M₁₁のフローテイングゲートに注入されて記
憶される。他のメモリ素子M₁₂，M₂₁，M₂₂に対
する書き込みは、書き込みスイツチTWと消去ス
イツチTR及び読み出しスイツチTR₁，TR₂はそ
のままの状態でデコーダスイツチを夫々、T₁，
T₄を、T₂，T₃を、T₂，T₄を、夫々ONする事に
依つて行える。即ち、これ等デコーダスイツチ
T₁，T₂，T₃，T₄がアナログ信号のサンプリング
回路として機能しており、上述の如くこのスイツ
チT₁，T₄がONしてから、次にこのスイツチT₁，
T₄の代りにスイツチT₂，T₃がONするまでの時
間が書き込みサンプリング周期となるのである。

従つて、このサンプリング周期の間にデコーダ
スイツチT₁，T₂，T₃，T₄に依つて指定されたメ
モリ素子M₁₁，M₁₂，M₂₁又はM₂₂がONする必要
があるので、上記抵抗RWの値としてはこの抵抗
RWとメモリ素子Ｍの寄生容量とで決定される印
加電圧の伝達遅延、即ちメモリ素子Ｍのドレイン
Ｄの電位の立上り時定数が少なくとも上記サンプ
リング周期250μ秒より短かくなる様に設定され
なければならない。依つて、例えば斯様なメモリ
素子ＭのフローテイングゲートFGを含めた配線
及びジヤンクシヨンの寄生容量（ドレインＤ側か
ら見た容量）は一般的に25PF程度であるので、
上記抵抗RWの値が10MΩの時、上述の時程数が
250μ秒程度となり、この抵抗RWの上限値は10M
Ωとなる。

一方、上述の如くしてONしたメモリ素子Ｍに
さらに電荷が注入されるのを抑制する為に、抵抗
RWとメモリ素子Ｍの導通時の内部抵抗とで決定
される分割電圧が、このメモリ素子Ｍの閾値電圧
より小さな値に設定されなければならない。

依つて、例えば斯様なメモリ素子Ｍの導通時の
内部抵抗は一般的に10KΩ程度であるので、書き
込み電圧VWが30V、閾値電圧Vbが15Vであつ
て、上記抵抗RWの値が10KΩの時、上述の分割
電圧が15Vとなり、この抵抗RWの下限値は10K
Ωとなる。

この様に、上記抵抗RWの値としては、10KΩ
〜10MΩの範囲が可能であり、上述の書き込みモ
ードの安定化を図る意味で数100KΩとするるの
が好適である。

次にこのようにして書き込まれたアナログ信号
を読み出す場合について説明する。消去スイツチ
TEはアースのまま、書き込みスイツチTWを
OPEN状態とし、読み出しスイツチTR₁を読み出
し電位VRに、他方のスイツチTR₂を読み出し端
子側に倒す。その状態でデコーダスイツチを夫々
T₁，T₃ON、T₁，T₄ON、T₂，T₁ON、T₂，
T₄ON、と順次切り換える事に依つて、メモリ素
子M₁₁，M₁₂，M₂₁，M₂₂の各フローテイングゲ
ートに夫々注入された電荷量に応じたアナログ信
号が順次読み出し端子Doutから出力される。

更に第６図に示した回路構成に於いてはメモリ
素子M₁₁〜M₂₂に書き込まれたアナログ信号を全
く電気的に消去させる事が出来る。書き込みスイ
ツチTWをアースし、消去スイツチTEを消去電
圧VE側に倒す事に依つてメモリ素子M₁₁〜M₂₂
のソース、制御ゲート間に消去電位VEが印加さ
れる事となり、その電位に依つてフローテイング
ゲートに注入されていた電荷が放出され、記憶内
容は消去される。尚、この消去時に於いては読み
出しスイツチTR₁，TR₂は何れの状態であつても
良い。

このようにしてメモリ素子Ｍに書き込まれるア
ナログ信号は上述した如く、音声信号を250μ秒
の周期でサンプリングしたものであるので、4K
ビツトのメモリ素子を用いる事に依つて１秒間の
音声の記憶が可能となる。現在市販されている電
荷蓄積型のメモリ素子の最大容量は128Kビツト
であるので、それを用いる事に依つて32秒に亘る
音声の記憶が可能である。そしてこのメモリ容量
は256Kビツトの開発が行なわれている現状から
１分間の音声の記憶も可能であり、勿論128Kビ
ツトのメモリを複数個用いればその個数に応じた
長時間に亘る音声の記憶が可能である事は云うま
でもない事である。

しかもアナログ信号に応じてフローテイングゲ
ート等に注入された電荷は、電源をOFFとして
も半永久的に消失する事なく記憶されるので、記
憶保持に対する配慮は一切不要である。

尚、音声を記憶せしめるに際して連続した音声
の記憶以外に単語ごとにその記憶番地付けして記
憶せしめる事も可能で、その場合はその単語の記
憶アドレスを適宜指定する事に依つてパーコール
手法と全く同じように種々の言葉を再生する事が
出来る。

本発明に用いる電荷蓄積型のメモリは上記した
ように、電荷蓄積の為のフローテイングゲートを
有し、更に制御ゲートをも設けたSAMOS
（Stacked gate Avalanche MOS）以外に、フ
ローテイングゲートのみを有するFAMOS
（Floating gate Avalanche MOS）やフローテ
イングゲートを有さず、酸化膜と窒化膜との界面
のトラツプに電荷を蓄積するMNOS（Metal
Nitride Oxide Semiconductor）構造も同じよ
うにアナログ量の記憶が可能であるので、本発明
に用い得るであろう。ただFAMOSやMNOSの
場合は一度書き込んだアナログ信号の消去は電気
的に行う事は困難であるので、紫外線を用いると
かの他の手段を用いる必要があろう。

以上の説明に於いては、アナログ信号として音
声信号を例示したが、本発明装置に於いては音声
信号の如き音響信号の他にも画像信号等のアナロ
グ情報を取り扱う事もできる。

(ヘ) 発明の効果 本発明のアナログ信号記憶再生装置は、以上の
説明から明らかな如く、アナログ信号を直接電荷
蓄積型のメモリ素子に記憶せしめるものであるの
で、テープレコーダのような機械的要素を一切持
たず、長期間に亘つて高い信頼性が確保されると
共にメモリ素子の読み出しアドレスを指定する事
に依つてタイムラグなしで瞬時に所望のアナログ
信号を呼び出して再生する事が出来る。また
PCMやPWM技術に比して１サンプリング値に
対して１ビツトのメモリ素子を対応付けるだけで
良いので、メモリ素子の容量を格段に減少せしめ
得ると共にＡ／Ｄ変換器やＤ／Ａ変換器を必要と
せず装置の規模としては極めて簡単なものとする
事が出来る。また、各メモリ素子のドレインに共
通の抵抗を介して書き込み電圧を一定のサンプリ
ング周期で順次印加すると共に、各素子のソース
にアナログ信号を印加する構成に於いて、複数の
メモリ素子に対し単一の共通抵抗の抵抗値を適正
な範囲に特定することによつて、各メモリ素子に
抵抗値のバラツキを招くことなく当該抵抗とメモ
リ素子の寄生容量とで決定される書き込み電圧の
伝達遅延が該書き込み電圧のサンプリング周期よ
り短かく設定できると共に、この共通抵抗と導通
時のメモリ素子の内部抵抗とで決定される書き込
み電圧の分圧値が上記メモリ素子の閾値電圧より
小さく設定できる。従つて、各メモリ素子へのア
ナログ信号の書き込みがサンプリング周期毎に確
実にしかも正確に行なわれ、信頼性の高いアナロ
グ信号記憶再生装置を実現する事ができる。

【図面の簡単な説明】

第１図は本発明装置の構成を示すブロツク図、
第２図は本発明装置に用いる電荷蓄積型メモリ素
子の一例を示す断面図、第３図は第２図に示した
メモリ素子に対する信号の書き込み状態を示す結
線図、第４図はその書き込み状況を示す特性図、
第５図は本発明装置の動作状態を示す波形図、第
６図は本発明装置に於けるメモリ素子群の配線図
であつて、１はマイクロフオン、２はサンプリン
グ回路、３は電荷蓄積型のメモリ素子群、４は読
み出し回路、５はローパスフイルタ、６は増巾回
路、７はスピーカ、１３，FGはフローテイング
ゲート、１７，CGは制御ゲート、RWは書き込
み抵抗、RRは読み出し抵抗、Ｍはメモリ素子、
Ｓはスイツチング素子、T₁〜T₄はデコーダスイ
ツチ、TWは書き込みスイツチ、TRは読み出し
スイツチ、TEは消去スイツチ、を夫々示してい
る。

Claims (1)

1. 【特許請求の範囲】 １ ゲート箇所に電荷蓄積層を設けた不揮発性ア
   ナログメモリ素子を複数個備え、該各素子のドレ
   インに共通の抵抗を介して書き込み電圧を一定の
   サンプリング周期で順次印加すると共に、各素子
   のソースには時間変化するアナログ信号を供給し
   て、このアナログ信号に応じた電荷量を書き込み
   電圧が印加されている上記メモリ素子の電荷蓄積
   層に蓄積記憶せしめ、必要に応じて上記各メモリ
   素子からその蓄積電荷に対応したアナログ信号を
   順次読み出す装置に於いて、 上記抵抗の抵抗値の上限は、上記各メモリ素子
   の寄生容量と上記抵抗と決定される書き込み電圧
   の伝達遅延が該書き込み電圧のサンプリング周期
   と一致する値であつて、 上記抵抗の抵抗値の下限は、上記メモリ素子に
   書き込み電圧を印加する事に依つて、このメモリ
   素子が導通した時に上記各メモリの内部抵抗と上
   記抵抗とで決定される書き込み電圧の分圧値が上
   記メモリ素子の閾値電圧と一致する値である事を
   特徴とするアナログ情報記憶再生装置。