JPS60107799A - アナログ信号記憶再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はアナログ信号をアナログ量として記憶し、これ
を再生するアナログ信号記憶再生装置に関する。

（ロ）従来技術 アナログ信号として例えば音響信号を記憶し、再生する
装置としては磁気テープに音響信号を直接アナログ信号
の形態で記録してその記録を読み出す事に依って音響信
号を再生するテープレコーダが存在している。ところが
このテープレコーダは長年に亘って確立されたものでは
あるが、機械的にテープを走行させて磁気ヘッドを用い
てテープにアナログ信号を記録し、また逆に磁気ヘッド
から磁気テープに記録されたアナログ信号を読み出すの
が基本構成である為に機械的要素が不可欠で信頼性に欠
ける上に経年変化に対しても配慮を装置としては、ディ
ジタル技術を駆使したＰＣＭやＰＷＭが存在し、更に音
声信号については、それ等の技術を高度化したパコール
手法、ＬＳＰ等八 でへ表される音声合成技術が出現し、実用化されつつあ
る。

特に音声信号の記憶再生については、ＰＣＭやＰＷＭを
用いると所期の目的である機械的要素の排除は達成され
るものの、音声情報の記憶には厖大な記憶容量を必要と
し、大規模な装置にしか採用されない。一方、このＰＣ
ＭやＰＷＭに要求される記憶要量を減らす事を目的とし
てパコール手△ 法等の音声合成技術が出現したのであるが、確かに音声
合成技術は記憶容量の点で進んだものではあるものの、
発声させる音声から音声合成の為の係数の抽出に多大の
労力と時間とを要する上にその係数を用いて音声を合成
する際にマイコンクラスの処理装置が不可欠で、装置の
簡略化にはやはり難点があり、汎用性に欠ける。しかも
この音声合成技術は上にも述べた如く、係数の抽出には
相当の時間が掛り、現存するテープレコーダの如く実時
間の録音、再生は不可能で、一般需要家が手近に用いる
事は出来なかった。

（ハ）発明の目的 本発明は上述の点に鑑みてなされたものであり少ない記
憶容量でタイムラグのないアナログ信号記憶再生装置を
提供するものである。

に）発明の構成 本発明のアナログ信号記憶再生装置は複数個の電荷蓄積
型の不揮発性アナログメモリ素子のドレインに抵抗を介
して書き込み電圧を一定のサンプリング周期で順次印加
すると共に、各素子のソースには時間電化するアナログ
信号を印加する構成を有しており、上記抵抗の抵抗値の
上限は、各メモリ素子の寄生容量と上記抵抗とで決定さ
れる書き込み電圧の伝達遅延が該書き込み電圧のサンプ
リング周期と一致する値であって、上記抵抗の抵抗値の
下限は、書き込み電圧の印加に依って上記メモリ素子が
導通した時に、このメモリ素子の内部抵抗と上記抵抗と
で決定される書き込み電圧の分圧値が上記メモリ素子の
閾値電圧と一致する値となっている。

（ホ）実施例 第１図は本発明装置の概略を示したブロック図であって
、（１）は音声を電気信号に変換するマイクロフォン、
（２）はその電気信号を所定の周期、例えば２５０μ秒
の周期でサンプリングして時系列的なアナログ信号を得
るサンプリング回路、（３）はこの時系列的なアナログ
信号を記憶する電荷蓄積型のメモリ素子群で、後に詳述
するが、アナログ信号に応じた電荷量を蓄積する事に依
って直接アナログ信号を記憶するものである。（４）は
このメモリ素子群からその各蓄積電荷に応じたアナログ
信号を読み出す読み出し回路で、サンプルホールド機能
も有している。（５）は該読み出し回路から得られるア
ナログ信号のうちの高周波成分を取り除くローパスフィ
ルタ、（６）は該ローノでスフイルり（５１カラのアナ
ログ信号を増申し、スピーカ（７）で音声を再生する為
の増巾回路である。

ここで本発明に用いる電荷蓄積型メモリ素子群（３）に
ついて説明を加える。電荷蓄積型メモリ素子間としては
第２図に示す如きフローティングゲート型の素子が代表
的なものである。この第２図に於て、０ωは一導電型半
導体基板、例えばＮ型のシリコン基板で、Ｐ型のソース
、ドレイン領域（１１１＋１３を有している。０ｊはこ
のソース、ドレイン領域（１１）Ｏ２間のチャンネル領
域（１４１上に２００人程度の酸化シリコン膜０９を介
して配設されたモリブデン等の金属、或いは不純物が多
量にドープされた多結晶シリコンから成る電荷蓄積層と
して働くフローティングゲート、０６１はこのフローテ
ィングゲート（Ｉ４１を覆うべく設けられた約１０００
人の膜厚を有する窒化シリコン膜、α９はこの窒化膜Ｉ
６１上に位置している制御ゲート、αｍ朋は上記ソース
、ドレイン各領域０１）α２にオーミックコンタクトし
たソース、ドレイン電極である。

この電荷蓄積型メモリ素子間は、フローテイングゲーＨ
３１が酸化膜α９や窒化膜（１６１に依って完全に絶縁
された状態にあり、何等かの手段を用いてこのフローテ
ィングゲート０に電荷を注入する事に依ってメモリ素子
（財）の閾値電圧（ｖｔｍ）が変化し、その変化状況に
依って情報が揮発する事なく記憶される事からディジタ
ル分野に於し）で不揮発性のメモリとして開発されたも
のである。ところが、上述した如くフローティングゲー
ト（１３に注入する電荷に依って閾値電圧が変化する事
からその注入量に閾値電圧が依存しており、この点に鑑
みて最近この電荷蓄積型メモリ素子（財）をアナログメ
モリとして用いる考え方が提案された。

第５図にこのメモリ素子（財）へのアナログ信号の書き
込み回路例を示す。同図から明らかな如く、制御ゲート
（ＣＧ）を接地し、ドレイン（ＤＪに書き込み臨界電圧
（ＶＷ）を約１０ＯＫΩ程度の書き込み抵抗（ＲＷ）を
介して印加すると同時にソース（Ｓｌに書き込むべきア
ナログ量に応じたアナログ信号（ＶＳ）を印加している
。

斯る電圧印加状況に依ってアナログ信号（ＶＳ）が正確
にメモリ素子■に記憶されるメカニズムは次の如し。即
ち臨界電圧ｒＶＷ）をドレインｔＤ＋に印加する事に依
って電荷がフローティングゲート（ＦＧ）に注入され、
このメモリ素子（Ｍｌの閾値電圧（Ｖｔｍ　）は次第に
デプレッション側にずれていくが、その途中で閾値電圧
（Ｖｔｍ）がアナログ信号（ＶＳ）と等しくなった時点
、即ちＶｔｍ−ＶＳ となった時点でメモリ素子間がＯＮしてしまい、この時
、ドレイン（Ｄｌの電位（’ｔｉ’Ｄ）が抵抗（ＲＷ）
とメモリ素子曝）自身の内部抵抗げとの比で、Ｒ′ に急激に低下する事に依りメモリ素子−への書き込み、
即ち、フローティングゲー）　（ＦＧ　）への電荷の注
入が停止する為である。ここで重要となるのは、抵抗（
ＲＷ）の値であり、もしこの値がメモリ素子（財）の内
部抵抗に比べて相対的に小さな値であれば、上述の如く
メモリ素子（ＭｌがＯＮｔ、六時、メモリ素子（Ｍｌの
ドレインＤの電位（ＶＷ）力上記の電圧（ＶΩに降下す
る事ができず、さらにフローティングゲート（ＦＧ）へ
の電荷の注入が続けられ、実際のアナログ信号■Ｓより
大きな値の閾値電圧Ｖｔｍ（）ＶＳ）となってしまう不
都合が生じる。そこで、この不都合を解消する為に、斯
る抵抗（ＲＷ）としてはできるだけ大きな値のものが用
いられなければならないが、この抵抗（ＲＷ）が大きす
ぎると、今度は、抵抗（ＲＷ）と上記メモリ素子（財）
のフローティングゲート（ＦＧ）を含めた配線及びジャ
ンクションの寄生容量とからなるＲＣ直列体に生じる遅
延現象に依り、このフローティングゲート（ＦＧ）への
書き込み電圧の印加電圧の立上がりが遅延し、斯るメモ
リ素子［ＭｌがＯＮするまでの遅れ時間が大きくなる欠
点が生じる事となり、この抵抗（ＲＷ）の適正範囲につ
いては後述する。

第４図はメモリ素子幅）のソース（Ｓｌ電位の変化に伴
う書き込み特性の変化であって、横軸に臨界電圧（ＶＷ
）が、縦軸にメモリ素子■）の閾値電圧（Ｖｔｍ）が示
されており、夫々異なるアナログ信号（ＶＳ）がプロッ
トされている。同図から明らかな如く、各アナログ信号
（ＶＳ）に対する各閾値電圧（ｖｔｍ）が書き込み電圧
（ＶＷ）に依存して傾斜をもって変化しているが、これ
はメモリ素子がＯＮしてからの電荷の注入現象に依るも
のであり、やはり上記抵抗（ＲＷ）ができるだけ大きな
ものを使用する事に依って、この現象が抑制され、閾値
電圧の変化を減少せしめ、書き込み特性の安定化が図れ
るのである。

ここでまず第１図に示した本発明装置の詳細な動作説明
を第５図の波形図にもとすいて行う。マイクロフォン（
１）に依って電気信号に変換された音声信号（イ）はサ
ンプリング回路（２）で２５０μ秒に１回、即ち１秒間
に４０００回の周期でサンプリングされて時系列的なア
ナログ信号（ロ）が得られる。

この各アナログ信号（ロ）は夫々皐−の電荷蓄積型メモ
リ素子（財）（財）・・・に例えば第６図で示した構成
を用いてその信号（ロ）に応じた電荷量の形で記憶され
る。

一方、このようにして記憶された音声信号を読み出す場
合について考えてみる。読み出し回路（４）はサンプル
ホールド機能を備えているので、該回路（４）から得ら
れる読み出し信号は第５図（ハ）に示すように階段状の
アナログ信号が得られ、これをローパスフィルタ（５）
を通す事に依って高量波成分がカットされて音声信号に
）が再現され、項中回路（６）で増巾されてスピーカ（
７）から再生音声が発せられる。

次にサンプリング回路（２）に依ってサンプリングされ
て得られる時系列的なアナログ信号（ロ）をメモリ素子
群（３）に順次記憶せしめる際の具体例を第６図に示す
。説明の簡単の為に２×２個のメモリ素子（財）・・・
のマトリックス配置のみが示されているが、実際には５
２Ｘ３２（ＩＫｂｉ、ｔ）や６４Ｘ６４（ａ　Ｋｂｉｔ
　）等の多数個の素子が配置されている事は云うまでも
ない事である。第６図に於いて、（Ｍｌｌ　）　（Ｍｌ
２　）　（Ｍ２１　）　（ＭＨ）は夫々電荷蓄積型のメ
モリ素子、（Ｓｓｌ）（ＳＨ）（Ｓ２＋）（Ｓｎ）はこ
れ等のメモリ素子に直列に接続されたスイッチング素子
である。各行のスイッチング素子（Ｓｌｌ）（８１２）
、（Ｓｚｔ）（Ｓ２２）のゲートは夫々共通接続されて
デコーダスイッチ（’Ｉ’１）（Ｔｚ）を介してスイッ
チング素子（Ｓｏ）〜（Ｓｎ）をＯＮさせ得るＯＮ電位
（ＶＯＮ）に運っている。また各列のスイ・フチング素
子（Ｓｓｔ）（Ｓｓｔ）、（Ｓ２．　）　（Ｓ２．　）
のドレインも夫々共通接続されてデコーダスイッチ（Ｔ
ｓ　）　（Ｔ４）を介して読み出しスイッチ（ＴＲ１）
の共通端子に連っている。また各メモリ素子（Ｍｌ１３
〜（Ｍ２２）のソースは共通接続されてアナログ信号源
（ＶＳ）と０ＰＩＩＧＮ状態とアースとの何れかの状態
を採る書き込みスイッチ（ＴＶ）に連ると同時に上記読
み出しスイッチ（ＴＲ，）に運動して切り換わる読み出
しスイッチ（ＴＲｚ）の共通端子に連っている。

更に各メモリ素子（Ｍｕ３〜（ＭＨ）のゲートは消去ス
イッチ（ＴＫ）を介して消去信号（ＶＲ）とアースとの
何れかに連っている。一方、上記デコーダスイッチ（Ｔ
Ｓ）（Ｔ４）に違った読み出しスイッチ（ＴＲＩ）の一
方の固定端子は書き込み抵抗（Ｆｌ、Ｗ）を介しＣ書き
込み電位（ＶＷ）に、また他方の端子は読み出し電位（
ＶＲ）に夫々連っており、また全メモリ素子（Ｍ、、）
〜（Ｍｕ）のソースに接続されている読み出しスイッチ
（ＴＲｚ）の一方の固定端子は０ＰＥＮで、他方の端子
は読み出し抵抗（ＲＲ）を介して接地されると同時に信
号読み出し端子（Ｄｏｕｔ　）を構成している。

而して例えば上段左側のメモリ素子（ＭＩＳ）にアナロ
グ信１を書き込む場合を考えてみる。この時はデコーダ
スイッチ（ＴＩ）　（Ｔ、　）　をＯＮＬ、、書き込み
スイッチ（ＴＶ）をアナログ信号源（ｙｓ）側に倒し、
消去スイッチ（ＴＥ）をアース側に倒すと同時に読み出
しスイッチ（ＴＲＩ）は書き込み抵抗（ＲＷ）側に投入
し、他方のスイッチ（ＴＲ，）を０ＰＥＮとする。この
ような接続状態とする事に依ってスイッチング素子（Ｓ
ｌ、）がＯＮするのでメモリ素子（Ｍｌｌ）のゲートは
アース電位、ドレインは抵抗ｒ’ＲＷ）を介して書き込
み電圧（ＶＷ）に設定された状態でソースにアナログ信
号（’ＶＳ）が印加されるので、第５図を参照しつつ説
明したメカニズムでそのアナログ信＠；（ＶＳ）カイ、
そのアナログ信号（ＶＳ）に対応した電荷量の形でメモ
リ素子（Ｍｕ）のフローティングゲート６と注入されて
記憶される。他のメモリ素子（Ｍｌ２　）　（Ｍｎ　）
（Ｍｎ）に対する書き込みは、書き込みスイッチ（ＴＶ
）と消去スイッチ（ＴＲ）及び読み出しスイッチ（ＴＲ
ｓ　）　（ＴＲｚ　）はそのままの状態でデコーダスイ
ッチを夫々、（Ｔ＋）（Ｔ４）を、（Ｔｚ　）　（Ｔ、
　）を、（Ｔｌ）（Ｔ４）を、夫々ＯＮする事に依って
行える。即ち、これ等デコーダスイッチ（Ｔ、　）　（
Ｔ、　）（Ｔ、　）　（Ｔ、　）がアナログ信号のサン
プリング回路として機能しており、上述の如くこのスイ
ッチ（Ｔｌ　）　（Ｔ４　）がＯＮＬ、てから、次にこ
のスイ・ソチ（ＴＩ）（Ｔ４）の代りにスイッチ（’ｒ
、　）　（Ｔｍ　）がＯＮするまでの時間が書き込みサ
ンプリング周期となるのである。

従うて、このサンプリング周期の間にデコーダスイッチ
（Ｔｓ　）　（Ｔｚ　）　（Ｔｅ１　）　（Ｔ４　）に
依って指定されたメモリ素子（Ｍｌｌ）、（Ｍｌり、（
４１）又は（Ｍ、、）がＯＮする必要があ右ので、上記
抵抗（ＲＷ）の値としてはこの抵抗（ＲＷ）とメモリ素
子Ｕ）の寄生容量とで決定される印加電圧の伝達遅延、
即ちメモリ素子間のドレインＤの電位の立上り時定数が
少なくとも上記サンプリング周期２５０μ−錠より短か
くなる様に設定されなければならない。

依って、例えば斯様なメモリ素子（財）のフローティン
グゲート（ＦＧ）を含めた配線及びジャンクシヨンの寄
生容量（ドレインＤ側から見た容量）は一般的に５０Ｐ
Ｆ程度であるので、上記抵抗〔ＲＷ〕の値が１０ＭΩの
時、上述の時定数が２５０μ＃午噂程度となり、この抵
抗（ＲＷ）の上限値は１０ＭΩとなる。

一方、上述ノ如くしてＯＮしたメモリ素子（Ｍｌにさら
に電荷が注入されるのを抑制する為に、抵抗（ＲＷ）と
メモリ素子（財）の導通時の内部抵抗とで決定される分
割電圧が、このメモリ素子間の閾値電圧より小さな値に
設定されなければならない。

依って、例えば斯様なメモリ素子（鴎の導通時の内部抵
抗は一般的に１ＯＫΩ程度であるので、書き込ＭＩＩＩ
圧（ＶＷｌｆ５０Ｖ、閾値［圧（Ｖｂ）が１５’Ｖであ
って、上記抵抗（ＲＷ）の値が１０にΩの時、上述の分
割電圧が１０にΩとなり、この抵抗（ＲＷ）の下限値は
１０にΩとなる。

この様に、上記抵抗（ＲＷ）の値としては、ＩＱＫΩ〜
１０ＭΩの範囲が可能であり、上述の書き込みモードの
安定化を図る意味で数１００にΩとするのが好適である
。

次にこのようにして書き込まれたアナログ信号を読み出
す場合について説明する。消去スイッチ（ＴＥ）はアー
スのまま、書き込みスイッチ（ＴＷ）を０ＦＦ３Ｎ状態
とし、読み出しスイッチ（ＴＲ１）を読み出し電位（’
ＶＲ）に、他方のスイッチ（ＴＲ２）を読み出し端子側
に倒す。その状態でデコーダスイッチを夫々（Ｔ＋　）
　（Ｔｓ　）　ＯＮ、（ＴＩ　）（Ｔａ）ＯＮ、（Ｔｚ
）（Ｔｔ）ＯＮ、（Ｔり（Ｔ４）ＯＮ。

と順次切り換える事に依って、メモリ素子（Ｍｌｌ）（
Ｍｌｚ　）（Ｍｚｔ　）（Ｍｚｔ　）の各フローティン
グゲートに夫々注入された電荷量に応じたアナログ信号
が順次読み出し端子（ＤＯｕｔ）から出力される。

更に１ｇ６図ＧＣ示した回路構成に於いてはメモリ素子
ｒＭ１１）〜（Ｍｎ）　に書き込まれたアナログ信号を
全く電気的に消去させる事が出来る。書き込みスイッチ
（ＴＷ）をアースし、消去スイッチ（ＴＥ、）を消去電
圧（’ＶＷ）側に倒す事に依ってメモリ素子（Ｍｌ１３
〜（Ｍｆｉ）のソース、制御ゲート間に消去電位（ｖ５
−）が印加される事となり、その電位に依ってフローテ
ィングゲートに注入されていた電荷が放出され、記憶内
容は消去される。

尚、この消去時−こ於いては読み出しスイッチ（ＴＲ，
＞　（ＴＲ，）は何れの状態であっても良い。

このようにしてメモリ素子−に書き込まれるアナログ信
号は上述した如く、音声信号を２５０μ秒の周期でサン
プリングしたものであるので、４にビットのメモリ素子
を用いる事に依って１秒間電荷蓄積型のメモリ素子の最
大容量は１２８にで八 あるので、それを用いる事に依って５２秒間に亘る音声
の記憶が可能である。そしてこのメモリ容量は２５６に
ビットの開発が行なわれている現状九ら１４闇小岳甫小
枳檜表面体で水ｈｋｎ軽１す８にビットのメモリを複数
個用いればその個数に応じた長時間に亘る音声の記憶が
可能である事は云うまでもない事である。

しかもアナログ信号に応じてフローティングゲート等に
注入された電荷は、電源をＯＦＦとしても半永久的に消
失する事なく記憶されるので、記憶保持に対する配慮は
一切不要である。

尚、音声を記憶せしめるに際して連続した音声の記憶以
外に単語ごとにその記憶番地付けして記憶せしめる事も
可能で、その場合はその単語の記憶アドレスを適宜指定
する事に依ってパコール手へ 法と全く同じように種々の言葉を再生する事が出来る。

本発明に用いる電荷蓄積型のメモリは上記したように、
電荷蓄積の為のフローティングゲートを有し、更に制御
ゲートをも設けたＳＡＭＯ８（Ｓｔａｃｋｅａ　ｇａｔ
ｅ　ＡｖａｌａｎｃｈｅＭＯ８）以外に、フローティン
グゲートのみを有するＦＡＭＯ８（−Ｆｌｏａｔｉ−ｎ
ｇ　ｇａｔｅＡ’ｖａｌａｎＯ）ｌｅ　ＭＯＳ）やフロ
ーテイングゲートを有さす、酸化膜と窒化膜との界面の
トラップに電荷を蓄積するＭＮＯＳ（ＭｅｔａＩ　Ｎ１
ｔｒｉｄｅ　Ｏｘｉ、ｄｅ　Ｓｅｍ１．ｃｏｎｄｕＯｔ
Ｏｒ）構造も同じようにアナログ量の記憶が可能である
ので、本発明に用い得るであろう。ただＦＡＭＯ８やＭ
ＮＯＳの場合は一度書き込んだアナログ信号の消去は電
気的に行う事は困難であるので、紫外線を用いるとかの
他の手段を用いる必要があろう。

以上の説明に於いては、アナログ信号として音声信号を
例示したが、本発明装置に於いては音声信号の如き音響
信号の他にも画像信号等のアナログ情報を取り扱う事も
できる。

（へ）発明の効果 本発明のアナログ信号記憶再生装置は、以上の説明から
明らかな如く、アナログ信号を直接電荷蓄積型のメモリ
素子に記憶せしめるものであるので、テープレコーダの
ような機械的要素を一切持たず、長期間に亘って高い信
頼性が確保されると共にメモリ素子の読み出しアドレス
を指定する事に依ってタイムラグなしで瞬時に所望のア
ナログ信号を呼び出して再生する事が出来る。またＰＣ
ＭやＰＷＭ技術に比して１サンプリング値に対して１ビ
ツトのメモリ素子を対応付けるだけで良いので、メモリ
素子の容量を格段に減少せしめ得ると共にＡ／Ｄ変換器
やＤ／Ａ変換器を必要とせず装置の規模としては極めて
簡単なものとする事が出来る。また、各メモリ素子のド
レインに抵抗を介して書き込み電圧を一定のサンプリン
グ周期で順次印加すると共に、各素子のソースにアナロ
グ情報を印加する構成に於いて、その抵抗の抵抗値を適
正な範囲に設定しているので、この抵抗とメモリ素子の
寄生容殴とで決定される書き込み電圧の伝達遅延が該書
き込み電圧のサンプリング周期より短かく設定でき、し
かもこの抵抗と導通時のメモリ素子の内部抵抗とで決定
される書き込み電圧の分圧値が上記メモリ素子の閾値電
圧より小さく設定できる。従って、各メモリ素子へのア
ナログ信号の書き込みがサンプリング周期毎に確実にし
かも正確に行なわれ、信頼性の高いアナログ信号記憶再
生装置を実現する事ができる。

【図面の簡単な説明】

第１図は本発明装置の構成を示すブロック図、第２図は
本発明装置に用いる電荷蓄積型メモリ素子の一例を示す
プＩ晦向図、第３図は第２図に示したメモリ素子に対す
る信号の書き込み状態を示す結線図、第４図はその書き
込み状況を示す特性図、第５図は本発明装置の動作状態
を示す波形図、第６図は本発明装置に於けるメモリ素子
群の配線図であって、（１）はマイクロフォン、（２）
はサンプリンク回路、（３）は電荷蓄積型のメモリ素子
群、（４）ハ読み出し回路、（５）はローパスフィルタ
、（６）は項中回路、（７）はスピーカ、（１３１（Ｆ
Ｇ）はフローティングゲート、ａη（ＣＧ）は制御ゲー
ト、（ＲＷ）は書き込み抵抗、（ＲＲ）は読み出し抵抗
、（財）はメモリ素子、（Ｓ）はスイッチング素子、（
ＴＩ）〜（Ｔ４）はデコーダスイッチ、（ＴＷ）は書き
込みスイッチ、（ＴＲ）は読み出しスイッチ、（ＴＥ）
は消去スイッチ、を夫々示している。 第１図 Ｖ８〜 第５図 ２」 手　続　補　正　書（自発） 昭和５９年３月８日 １、事件の表示 昭和５８年特許願第２１５５０４号 ２、発明の名称 アナログ信号記憶再生装置 ６、補正をする者 事件との関係　特許出願人 名称　（１８８）三洋電機株式会社 ４、代　理　人 住所　守口市京阪本通２丁目１８番地 連絡先：電話（東京）　８３５−１１１１特許センター
駐在中川５、補正の対象 ６、？ｉ１１正の内容 ■　明細書第１０頁第１行目乃至第２行目に、［臨界電
圧（ＵＷ）Ｊとあるのを［書き込み電圧（ＶＷ）Ｊと補
正します。 ■、明細書第１２頁第１４行目に「運動して」とあるの
を「連動して」と補正します。 ■　明細書第１０頁第１行目にＪ５ＱＰＦＪとあるのを
［２５ＰＦＪと補正します。 ■　明細さ第１６頁第２行目に「１０にΩ」とあるのを
「１５ＶＪと補正します。 以上

Claims (1)

【特許請求の範囲】
1. （１）ゲート箇所に電荷蓄積層を設けた不揮発性アナロ
   グメモリ素子を複数個備え、該各素子のドゝレインに抵
   抗を介して書き込み電圧を一定のサンプリング周期で順
   次印加すると共に、各素子のソースには時間変化するア
   ナログ信号を供給して、このアナログ信号に応じた電荷
   量を書き込み電圧が印加されている上記メモリ素子の電
   荷蓄積層に蓄積記憶せしめ、必要に応じて上記各メモリ
   素子からその蓄積電荷に対応したアナログ信号を順次読
   み出す装置に於いて、 上記抵抗の抵抗値の上限は、上記各メモリ素子の寄生容
   量と上記抵抗とで決定される書き込み電圧の伝達遅延が
   該書き込み電圧のサンプリング周期と一致する値であっ
   て、 上記抵抗の抵抗値の下限は、上記メモリ素子に書き込み
   電圧を印加する事に依って、このメモリ素子が導通した
   時に上記各メモリの内部抵抗と上記抵抗とで決定される
   書き込み電圧の分圧値が上記メモリ素子の閾値電圧と一
   致する値である事を特徴とするアナログ情報記憶再生装
   置。