JPS636654A - Control circuit for queuing of central processing unit - Google Patents
Control circuit for queuing of central processing unitInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセサによるＣＰＵ回路に関し、特
にＩ／Ｏ装置において入出力命令を実行したときに有効
なレディ信号の生成に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a CPU circuit using a microprocessor, and more particularly to generation of a ready signal effective when an input/output command is executed in an I/O device.
（従来の技術）
従来、この種のＣＰＵ回路においてＩ／Ｏ装置に対する
入出力命令を実行したときの待ち制御は、そのＩ／Ｏ装
置の特性による待ち時間をハードウェアにより固定しで
あるか、あるいはジャンパの接続替えにより可変にする
構成が公知である。(Prior Art) Conventionally, wait control when executing an input/output command to an I/O device in this type of CPU circuit involves fixing the wait time depending on the characteristics of the I/O device by hardware, or Alternatively, a configuration is known in which it is made variable by changing the connection of jumpers.
第２囚は、ジャンパの接続替えにより待ち時間を可変に
する構成の一例を示す回路図である。The second example is a circuit diagram showing an example of a configuration in which the waiting time is made variable by changing the connection of jumpers.
第２図において、２１ ハＯＲ’７’ −ト、２２はＡ
ＮＤゲート、２３はＡＮＤゲート、２４はフリップフロ
ップ、２５．２６はそれぞれ計数回路、２．７はジャン
パ端子である。In Figure 2, 21 is OR'7' -t, 22 is A
ND gate, 23 is an AND gate, 24 is a flip-flop, 25.26 is a counting circuit, and 2.7 is a jumper terminal.
第２図において、ＯＲゲート２１に入力された信号線／
Ｏ１，／Ｏ２上のＩ／Ｏ読出し／書込み信号によりフリ
ップフロップ２４がセットされ、フリップフロップ２４
のＱ出力は計数回路２５．２６のデータ入力端子Ｄｏに
加えられる。計数回路２５．２６では待ち時間を計数し
てジャンパ端子２７に出力する。ジャンパ端子２７は、
計数回路２５．２６により設定された複数の待ち時間の
うちのひとつを選択して出力する。ＡＮＤケート２２は
、アドレスバス信号線／Ｏ５の下位４ビツトＡ４〜Ａ７
のＡＮＤ条件を選択する。In FIG. 2, the signal line /
The I/O read/write signals on O1 and /O2 set the flip-flop 24;
The Q output of is applied to the data input terminal Do of the counting circuit 25,26. The counting circuits 25 and 26 count the waiting time and output it to the jumper terminal 27. The jumper terminal 27 is
One of the plurality of waiting times set by the counting circuits 25 and 26 is selected and output. AND gate 22 connects the lower 4 bits A4 to A7 of address bus signal line /O5.
Select the AND condition.
（発明が解決しようとする問題点）
上述した従来のＣＰＵ回路においては、Ｉ／Ｏ装置に対
する入出力命令を実行したときの待ち時間をハードウェ
ア的に固定しているか、あるいはジャンパなどの接続替
えにより可変すると云うようになっているので、ＣＰＵ
により制御されるＩ／Ｏ装置の特性の相違に応じて待ち
時間を変更する場合には、ハードウェアの改造、あるい
はジャンパの接続替えを行うことになり。(Problems to be Solved by the Invention) In the conventional CPU circuits described above, the waiting time when executing an input/output command to an I/O device is either fixed by hardware, or it is necessary to change connections such as jumpers. Since it is said that it is variable depending on the CPU
If the waiting time is to be changed depending on the characteristics of the I/O devices controlled by the system, the hardware must be modified or the jumper connections must be changed.
その都度、ハードウェアを変更しなけれはならないと云
う欠点がある。The disadvantage is that the hardware must be changed each time.
本発明の目的は、各Ｉ／Ｏの特性に応じた待ち制御時間
を予めプログラムにより設定しておくメモリを備え、こ
のメモリに設定された待ち時間に応じてマイクロプロセ
サに戻すレディ信号を作成することにより上記欠点を除
去し、各Ｉ／Ｏの特性に応じた待ち制御を行うことがで
きるように構成したＣＰＵの待ち制御回路を提供するこ
とにある。An object of the present invention is to provide a memory in which a waiting control time according to the characteristics of each I/O is set in advance by a program, and to create a ready signal to be returned to a microprocessor according to the waiting time set in this memory. The object of the present invention is to provide a CPU wait control circuit configured to eliminate the above drawbacks and perform wait control according to the characteristics of each I/O.
（問題点を解決するための手段）
本発明によるＣＰＵの待ち制御回路はメモリと、計数回
路と、セレクタ回路と、ゲート群とを具備して構成した
ものである。(Means for Solving the Problems) A CPU wait control circuit according to the present invention includes a memory, a counting circuit, a selector circuit, and a gate group.
メモリは、ＣＰＵのＩ／Ｏ装置に対する入出力命令を実
行する場合に、Ｉ／Ｏ装置の特性に応じた待ち時間を予
めプログラムにより設定するためのものである。The memory is used to preset a waiting time according to the characteristics of the I/O device by a program when the CPU executes an input/output command to the I/O device.
計数回路は、メモリに設定された待ち時間に応シテマイ
クロプロセサに返すレディ信号を作成するためのもので
ある。The counting circuit is for generating a ready signal to be returned to the microprocessor in response to a waiting time set in the memory.
セレクタ回路は、工／Ｏ装置の特性に応じて計数回路の
計数結果を選択するためのものである。The selector circuit is for selecting the counting result of the counting circuit according to the characteristics of the engineering/output device.
ゲート群は、Ｉ／Ｏ装置に対する入出力命令における待
ち制御を一元的、且つ、汎用的に行うためのものである
。The gate group is used to centrally and universally perform waiting control for input/output instructions to the I/O device.
（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は、本発明によるＣＰＵの待ち制御回路の一実施
例を示す回路図である。第１図において、１は各Ｉ／Ｏ
に対する待ち時間を予めプログラムにより設定しておく
ためのメモリである。ここでは、メモリ領域のアドレス
Ｆ Ｆ Ｆ ＯＨ〜Ｆ Ｆ Ｆ ＦＨの１６バイトを、
この待ち時間設定用のメモリに割付けた例を示している
。また、このとき設定されるデータは１バイト（８ビツ
ト）の下位４ビツトを使用し、そのうち下位３ピツトを
待ち時間データとして使用し、残りの４ビツト目を、そ
のときの下位３ビツトのデータが有効であるか否かを示
すバリッド用のデータとして使用している。FIG. 1 is a circuit diagram showing an embodiment of a CPU wait control circuit according to the present invention. In Figure 1, 1 is each I/O
This is a memory for presetting the waiting time for a program using a program. Here, the 16 bytes of memory area addresses FFF OH to FFF FH are
An example of memory allocation for this wait time setting is shown. Also, the data set at this time uses the lower 4 bits of 1 byte (8 bits), of which the lower 3 pits are used as waiting time data, and the remaining 4 bits are used as the data of the lower 3 bits at that time. It is used as valid data to indicate whether or not it is valid.
従って本実施例では、待ち時間データとじて０〜７の８
１！！類のデータを設定することができる。２，３はそ
れぞれＣＰＵによりＩ／Ｏ装置に入出力命令を実行した
ときからの待ち時間を計数する計数１路である。４は計
数回路２．３により計数されたデータを入力するセレク
タ回路であり、メモリ１に記憶された待ち時間データに
より計数データのどの時点でレディ信号（Ｉｌｏ Ｒ
ＥＡＤＹ ）をマイクロプロセサに返すかを選択する
。Therefore, in this embodiment, the waiting time data is 8 from 0 to 7.
1! ! You can set the following data. Reference numerals 2 and 3 each indicate a counting path for counting the waiting time from when the CPU executes an input/output command to the I/O device. 4 is a selector circuit that inputs the data counted by the counting circuit 2.3, and at which point in the counted data the ready signal (Ilo R
EADY) to be returned to the microprocessor.
５はメモリに待ち時間データを設定するときに、データ
バス（下位４ビツト）を引込むためのゲート回路である
。６〜８はそれぞれＡＮＤゲートであり、９はＮＡＮＤ
ゲートである。ＡＮＤゲート６〜８、およびＮＡＮＤゲ
ート９によりメモリアドレスがＦＦＦＯ〜ＦＦＦＦＨの
間にあるときにゲート回路５は開く。5 is a gate circuit for drawing in the data bus (lower 4 bits) when setting waiting time data in the memory. 6 to 8 are AND gates, and 9 is NAND
It is a gate. AND gates 6 to 8 and NAND gate 9 open gate circuit 5 when the memory address is between FFFO and FFFFH.
／ＯはＮＡＮＤゲート、１１はＡＮＤゲート、１２．１
３はそれぞれインバータ、１４はＯＲゲート、１５はフ
リップフロップである。/O is a NAND gate, 11 is an AND gate, 12.1
3 is an inverter, 14 is an OR gate, and 15 is a flip-flop.
本実施例でＩ／Ｏ装置のＩ／Ｏアドレスは、説明を簡単
にするためにＦ ＯＨ−Ｆ Ｆｌｌの１６に制限されて
いる。つまり、この範囲のＩ／Ｏ装置に対する入出力命
令を実行すると、ＮＡＮＤゲート／Ｏが低レベルを出力
し、メモリ１のチップセレクト（Ｃ８）を有効にしてい
る。なお、ＡＮＤゲート１１はメモリ１のＣ８を有効化
したとき、メモリ１への待ち時間データを書込むときの
ＮＡＮＤゲート９からのＣ８と、メモリ１からの待ち時
間データを読出すときのＮＡＮＤゲート／Ｏからのチッ
プセレクトとは、ＡＮＤゲート１１により負論理の論理
和がとられている。In this embodiment, the I/O addresses of the I/O device are limited to 16, FOH-FFll, to simplify the explanation. In other words, when an input/output command to an I/O device in this range is executed, the NAND gate /O outputs a low level and the chip select (C8) of the memory 1 is enabled. Furthermore, when C8 of memory 1 is enabled, AND gate 11 uses C8 from NAND gate 9 when writing latency data to memory 1, and NAND gate when reading latency data from memory 1. The chip select from /O is a logical sum of negative logics by an AND gate 11.
（発明の効果）
以上説明したように本発明は、各Ｉ／Ｏ装置の特性に応
じて異なる待ち時間データを予めプログラムにより設定
しておくメモリを備え、このメモリに設定しである待ち
時間データに応じてマイクロプロセサに戻すレディ信号
のタイミングを選択するこきにより、ハードウェアの変
更をすることなく各種のＩ／Ｏ装置の待ち制御をするこ
とができ、−種類のハードウェアの有効利用が図れるこ
とになり、Ｉ／Ｏ装置単位に新たな待ち制御回路をもつ
必要がなくなって経済性が向上すると云う効果がある。(Effects of the Invention) As explained above, the present invention includes a memory in which different waiting time data is set in advance by a program according to the characteristics of each I/O device, and the waiting time data set in this memory By selecting the timing of the ready signal returned to the microprocessor according to the timing, it is possible to perform standby control of various I/O devices without changing the hardware, making it possible to effectively utilize different types of hardware. This eliminates the need for a new standby control circuit for each I/O device, resulting in improved economic efficiency.
第１図は、本発明による待ち制御回路の一実施例を示す
回路図である。
第２図は、従来技術に従って待ち時間をジャンパにより
可変する形式の待ち制御回路の一例を示す回路図である
。
１・・・メモリ
２．３，２５，２６・・・計数回路
４・・・セレクタ回路 ５・・・ゲート回路６〜９，
１１，２２．２３・−Ａ Ｎ Ｄゲート／Ｏ・・・ＮＡ
ＮＤゲート
１２．１３・・・インバータ
１４．２１・・・ＯＲゲート
１５．２４・・・フリップフロップ
２７・・・ジャンパ端子
／Ｏ１〜／Ｏ７・・・信号線FIG. 1 is a circuit diagram showing an embodiment of a wait control circuit according to the present invention. FIG. 2 is a circuit diagram showing an example of a wait control circuit in which the wait time is varied using a jumper according to the prior art. 1...Memory 2.3, 25, 26...Counting circuit 4...Selector circuit 5...Gate circuits 6 to 9,
11,22.23・-A N D gate/O...NA
ND gate 12.13...Inverter 14.21...OR gate 15.24...Flip-flop 27...Jumper terminal /O1 to /O7...Signal line
Claims (1)
Ｉ／Ｏ装置の特性に応じた待ち時間を予めプログラムに
より設定するためのメモリと、前記メモリに設定された
待ち時間に応じてマイクロプロセサに返すレディ信号を
作成するための計数回路と、前記Ｉ／Ｏ装置の特性に応
じて前記計数回路の計数結果を選択するためのセレクタ
回路と、前記Ｉ／Ｏ装置に対する入出力命令における待
ち制御を一元的、且つ、汎用的に行うためのゲート群と
を具備して構成したことを特徴とするＣＰＵの待ち制御
回路。A memory for presetting a waiting time according to the characteristics of the I/O device by a program when executing an input/output instruction to the device of the CPU, and returning to the microprocessor according to the waiting time set in the memory. A counting circuit for creating a ready signal, a selector circuit for selecting a counting result of the counting circuit according to the characteristics of the I/O device, and a wait control for input/output instructions to the I/O device are unified. 1. A wait control circuit for a CPU, characterized in that it is configured to include a group of gates for general-purpose operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15076986A JPS636654A (en) | 1986-06-27 | 1986-06-27 | Control circuit for queuing of central processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15076986A JPS636654A (en) | 1986-06-27 | 1986-06-27 | Control circuit for queuing of central processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636654A true JPS636654A (en) | 1988-01-12 |
Family
ID=15504015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15076986A Pending JPS636654A (en) | 1986-06-27 | 1986-06-27 | Control circuit for queuing of central processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636654A (en) |
-
1986
- 1986-06-27 JP JP15076986A patent/JPS636654A/en active Pending
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