JPS6366067B2 - - Google Patents
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- Publication number
- JPS6366067B2 JPS6366067B2 JP55124323A JP12432380A JPS6366067B2 JP S6366067 B2 JPS6366067 B2 JP S6366067B2 JP 55124323 A JP55124323 A JP 55124323A JP 12432380 A JP12432380 A JP 12432380A JP S6366067 B2 JPS6366067 B2 JP S6366067B2
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- JP
- Japan
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- insulating film
- layer
- gate
- resistance layer
- fet
- Prior art date
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- Expired
Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はゲート保護装置にかかり、とくに絶縁
ゲート型電界効果トランジスタ（MOS―FETと
称す）のゲートを電気的破壊から保護するための
装置の改良に関する。
ゲート型電界効果トランジスタ（MOS―FETと
称す）のゲートを電気的破壊から保護するための
装置の改良に関する。
従来、この種のゲート保護装置としては保護対
象としてのMOS―FETのゲートに、別のMOS―
FETまたはPN接合ダイオードなどからなる保護
素子を接続すると共に、入力端子と前記保護され
るべきゲートとの間に保護抵抗を接続したものが
知られている。通常この保護抵抗、拡散抵抗層ま
たは、多結晶半導体層、それぞれ単独、または前
記二つの抵抗層を併用して構成され、また前記多
結晶半導体層は半導体基板上に形成された単層の
絶縁膜層上に形成される。
象としてのMOS―FETのゲートに、別のMOS―
FETまたはPN接合ダイオードなどからなる保護
素子を接続すると共に、入力端子と前記保護され
るべきゲートとの間に保護抵抗を接続したものが
知られている。通常この保護抵抗、拡散抵抗層ま
たは、多結晶半導体層、それぞれ単独、または前
記二つの抵抗層を併用して構成され、また前記多
結晶半導体層は半導体基板上に形成された単層の
絶縁膜層上に形成される。
ところが、上記の従来装置においては絶縁膜に
欠陥があり、入力端子に静電気等による高電圧が
印加された場合、前記絶縁膜の欠陥部において絶
縁破壊を生じる欠点がある。
欠陥があり、入力端子に静電気等による高電圧が
印加された場合、前記絶縁膜の欠陥部において絶
縁破壊を生じる欠点がある。
本発明の目的は、この欠点をなくした有効なゲ
ート保護装置を提供することにある。
ート保護装置を提供することにある。
本発明による保護装置の特徴は、半導体基板と
多結晶半導体層の間に、少なくとも２層の絶縁膜
を形成する点にある。
多結晶半導体層の間に、少なくとも２層の絶縁膜
を形成する点にある。
この様な特徴の本発明によれば、上層の絶縁膜
と下層の絶縁膜の欠陥を除くことができる。
と下層の絶縁膜の欠陥を除くことができる。
以下添付図面に示す従来例と実施例について本
発明を説明する。第１図は従来のゲート保護装置
をそなえたMOS―FET回路を示す。１０が入力
端子、１７が保護抵抗部１９が出力端子、Q1及
びQ2がインバータ構成用MOS―FET、QPが保護
用MOS―FETである。＋VDDはドレイン電圧源を
示す。保護抵抗部１７は、入力端子１０とMOS
―FET Q2のゲートの間に接続されており、Ｐ型
シリコンからなる半導体基板１６の表面に拡散形
成されたN+型拡散抵抗層１４と基板１６の表面
をおおう絶縁膜１９上に形成された多結晶シリコ
ンからなる多結晶半導体抵抗層１２とを含んでい
る。この様に多結晶半導体抵抗層１２と基板との
間に単層の絶縁膜しかない場合、欠陥部１８にお
いて静電破壊を生じる。
発明を説明する。第１図は従来のゲート保護装置
をそなえたMOS―FET回路を示す。１０が入力
端子、１７が保護抵抗部１９が出力端子、Q1及
びQ2がインバータ構成用MOS―FET、QPが保護
用MOS―FETである。＋VDDはドレイン電圧源を
示す。保護抵抗部１７は、入力端子１０とMOS
―FET Q2のゲートの間に接続されており、Ｐ型
シリコンからなる半導体基板１６の表面に拡散形
成されたN+型拡散抵抗層１４と基板１６の表面
をおおう絶縁膜１９上に形成された多結晶シリコ
ンからなる多結晶半導体抵抗層１２とを含んでい
る。この様に多結晶半導体抵抗層１２と基板との
間に単層の絶縁膜しかない場合、欠陥部１８にお
いて静電破壊を生じる。
次に第２図により本発明の実施例を説明する。
２０が入力端子、３０が出力端子、２８が保護抵
抗部、Q1′およびQ2′がインバータ構成用MOS―
FETである。保護抵抗部２８は入力端子２０と
MOS―FET Q2′のゲートの間に接続されており、
多結晶半導体抵抗層で構成される。多結晶半導体
抵抗層２６は半導体基板２４をおおう２層の絶縁
膜（上層２２，下層２３）上に形成される。配線
層２５，２７は適当な金属材料又は低抵抗化され
た半導体材料で構成される。また絶縁膜２３は熱
酸化法絶縁膜２２は気相成長法等によつて形成さ
れ前記２つの絶縁膜は異つた方法で形成されなけ
ればならない。
２０が入力端子、３０が出力端子、２８が保護抵
抗部、Q1′およびQ2′がインバータ構成用MOS―
FETである。保護抵抗部２８は入力端子２０と
MOS―FET Q2′のゲートの間に接続されており、
多結晶半導体抵抗層で構成される。多結晶半導体
抵抗層２６は半導体基板２４をおおう２層の絶縁
膜（上層２２，下層２３）上に形成される。配線
層２５，２７は適当な金属材料又は低抵抗化され
た半導体材料で構成される。また絶縁膜２３は熱
酸化法絶縁膜２２は気相成長法等によつて形成さ
れ前記２つの絶縁膜は異つた方法で形成されなけ
ればならない。
以上の構成によれば絶縁膜２２の欠陥部分は絶
縁膜２３で覆われ欠陥はなくなり多結晶半導体抵
抗層２６と半導体基板２４の間で静電気等による
破壊が起きるのを防止することができる。
縁膜２３で覆われ欠陥はなくなり多結晶半導体抵
抗層２６と半導体基板２４の間で静電気等による
破壊が起きるのを防止することができる。
なお、本発明は多結晶半導体抵抗層のみならず
他の材料を使用した抵抗層にも有効であることは
明らかである。
他の材料を使用した抵抗層にも有効であることは
明らかである。
第１図は従来技術によるゲート保護装置の断面
図およびそれに接続される回路図である。 同図において、１０……入力端子、１１，１
３，１５……配線層、１７……保護抵抗層、１２
……多結晶半導体抵抗層、１４……拡散抵抗層、
９……出力端子、１６……半導体基板、１８……
欠陥部、１９……絶縁膜、QP……保護用MOS―
FET、D1……保護用ダイオード、Q1，Q2……イ
ンバータ構成用MOS―FETである。 第２図は本発明の実施例のゲート保護装置の断
面図およびそれに接続する回路図である。 同図において、２０……入力端子、２５，２７
……配線層、２８……保護抵抗部、２６……多結
晶半導体抵抗層、２４……半導体基板、２１，２
２，２３……絶縁膜、３０……出力端子、Q′P…
…保護用MOS―FET、D1′……保護用ダイオー
ド、Q1′，Q2′……インバータ構成用MOS―FET
である。
図およびそれに接続される回路図である。 同図において、１０……入力端子、１１，１
３，１５……配線層、１７……保護抵抗層、１２
……多結晶半導体抵抗層、１４……拡散抵抗層、
９……出力端子、１６……半導体基板、１８……
欠陥部、１９……絶縁膜、QP……保護用MOS―
FET、D1……保護用ダイオード、Q1，Q2……イ
ンバータ構成用MOS―FETである。 第２図は本発明の実施例のゲート保護装置の断
面図およびそれに接続する回路図である。 同図において、２０……入力端子、２５，２７
……配線層、２８……保護抵抗部、２６……多結
晶半導体抵抗層、２４……半導体基板、２１，２
２，２３……絶縁膜、３０……出力端子、Q′P…
…保護用MOS―FET、D1′……保護用ダイオー
ド、Q1′，Q2′……インバータ構成用MOS―FET
である。
Claims (1)
- １ 絶縁ゲート型電界効果トランジスタのゲート
を保護する保護抵抗層を接続してなるゲート保護
装置において、半導体基板の主面に被着せる熱酸
化法絶縁膜と該熱酸化法絶縁膜上に被着せる気相
成長法絶縁膜とからなる多層構造の絶縁層上に被
着して前記保護抵抗層を設け、該保護抵抗層に接
続せる配線層は前記気相成長法絶縁膜上に被着せ
る第３の絶縁膜上を延在していることを特徴とす
るゲート保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55124323A JPS5748811A (en) | 1980-09-08 | 1980-09-08 | Gate protecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55124323A JPS5748811A (en) | 1980-09-08 | 1980-09-08 | Gate protecting device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5748811A JPS5748811A (en) | 1982-03-20 |
| JPS6366067B2 true JPS6366067B2 (ja) | 1988-12-19 |
Family
ID=14882487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55124323A Granted JPS5748811A (en) | 1980-09-08 | 1980-09-08 | Gate protecting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5748811A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60166956U (ja) * | 1984-04-16 | 1985-11-06 | 日本電気株式会社 | ガス放電表示板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532087A (en) * | 1976-06-29 | 1978-01-10 | Toshiba Corp | Input protection circuit |
| JPS54101283A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Gate protective device |
| JPS5552253A (en) * | 1978-10-11 | 1980-04-16 | Nec Corp | Semiconductor device |
-
1980
- 1980-09-08 JP JP55124323A patent/JPS5748811A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532087A (en) * | 1976-06-29 | 1978-01-10 | Toshiba Corp | Input protection circuit |
| JPS54101283A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Gate protective device |
| JPS5552253A (en) * | 1978-10-11 | 1980-04-16 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5748811A (en) | 1982-03-20 |
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