JPS6359608B2 - - Google Patents
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- JPS6359608B2 JPS6359608B2 JP15592481A JP15592481A JPS6359608B2 JP S6359608 B2 JPS6359608 B2 JP S6359608B2 JP 15592481 A JP15592481 A JP 15592481A JP 15592481 A JP15592481 A JP 15592481A JP S6359608 B2 JPS6359608 B2 JP S6359608B2
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- Japan
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- capacitor
- capacitors
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- circuit
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- 239000003990 capacitor Substances 0.000 claims description 61
- 230000007935 neutral effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はトランスバーサル・フイルタに関し、
特に互にスイツチング素子で接続された複数段の
コンデンサにより構成されたトランスバーサル・
フイルタに関するものである。
特に互にスイツチング素子で接続された複数段の
コンデンサにより構成されたトランスバーサル・
フイルタに関するものである。
従来トランスバーサル・フイルタとしては、第
１図に示す如く、遅延素子D1，D2，D3…Doと重
み付け調整回路１−１，１−２，１−３…１−ｎ
と、これらの重み付け調整回路１−１，１−２…
１−ｎの出力を加算する加算回路２により構成さ
れている。ここで遅延素子D1，D2…Doは入力信
号Vinを単位時間Ｔだけ遅延させて伝送するも
の、また重み付け調整回路１−１，１−２…１−
ｎはそれぞれ遅延素子D1，D2…Doの出力電圧
V1，V2…Voをどの程度の割合で出力するかとい
うもので、その重みづけ係数をh1、h2、h3…hoと
するとき、その重み付け調整回路１−１，１−
２，１−３…１−ｎの出力はそれぞれh1V1，
h2V2，hoVoとなる。そしてこれらの出力が、加
算回路２で加算されるので、結局この加算回路２
から得られる出力電圧Voutは Vout＝h1V1＋h2V2＋…hoVo となる。
１図に示す如く、遅延素子D1，D2，D3…Doと重
み付け調整回路１−１，１−２，１−３…１−ｎ
と、これらの重み付け調整回路１−１，１−２…
１−ｎの出力を加算する加算回路２により構成さ
れている。ここで遅延素子D1，D2…Doは入力信
号Vinを単位時間Ｔだけ遅延させて伝送するも
の、また重み付け調整回路１−１，１−２…１−
ｎはそれぞれ遅延素子D1，D2…Doの出力電圧
V1，V2…Voをどの程度の割合で出力するかとい
うもので、その重みづけ係数をh1、h2、h3…hoと
するとき、その重み付け調整回路１−１，１−
２，１−３…１−ｎの出力はそれぞれh1V1，
h2V2，hoVoとなる。そしてこれらの出力が、加
算回路２で加算されるので、結局この加算回路２
から得られる出力電圧Voutは Vout＝h1V1＋h2V2＋…hoVo となる。
したがつて、トランスバーサル・フイルタとし
て、CCD（電荷結合デバイス）を遅延線として使
用して、このCCD遅延線の各ノードの電荷量を
検出し、これに重みづけ係数をかけこれらを加算
するとき、各ノードの電圧をVKとし、それにか
かる重みづけ係数をhK（ここでＫ＝１、２、…ｎ）
とし、サンプリング周波数をfcとするとその出力
電圧Voutは Vout（mTc）＝o 〓K=1 hK・VK（mTc）＝ o 〓K=1 hK・Vin Z-k ……(1) となる。
て、CCD（電荷結合デバイス）を遅延線として使
用して、このCCD遅延線の各ノードの電荷量を
検出し、これに重みづけ係数をかけこれらを加算
するとき、各ノードの電圧をVKとし、それにか
かる重みづけ係数をhK（ここでＫ＝１、２、…ｎ）
とし、サンプリング周波数をfcとするとその出力
電圧Voutは Vout（mTc）＝o 〓K=1 hK・VK（mTc）＝ o 〓K=1 hK・Vin Z-k ……(1) となる。
ここでfc＝１／Tc、またｍはｍ番目を示す。
このような原理を用いたCCDトランスバーサ
ル・フイルタの実例として電極分割形CCDフイ
ルタがある。これは各ノード電圧の重みづけをＫ
番目の電極が（１＋hK）：（１−hK）の比となるよ
うに構成され、各電極よりの出力はオペ・アンプ
により検出されるような構成のフイルタである。
しかしこのようなCCDフイルタの欠点は取扱う
電荷量が非常に小さいために信号出力の小さなも
のしかできず、ダイナミツクレンジが大きくとれ
ない。したがつて信号とノイズとの比が大きくと
れないということである。
ル・フイルタの実例として電極分割形CCDフイ
ルタがある。これは各ノード電圧の重みづけをＫ
番目の電極が（１＋hK）：（１−hK）の比となるよ
うに構成され、各電極よりの出力はオペ・アンプ
により検出されるような構成のフイルタである。
しかしこのようなCCDフイルタの欠点は取扱う
電荷量が非常に小さいために信号出力の小さなも
のしかできず、ダイナミツクレンジが大きくとれ
ない。したがつて信号とノイズとの比が大きくと
れないということである。
それ故、信号出力の大きなものを得るためにス
イツチド・キヤパシタを使用したフイルタが開発
されている。これはコンデンサＣとオペ・アンプ
OPとを組み合わせ、入力電圧で充電したコンデ
ンサを出力側のオペ・アンプに切換えて積分器を
構成する。そしてこのコンデンサＣの端子をスイ
ツチング部Ｓで入力側または出力側に切換えると
きの時間で遅延タイミングを得るものである。
イツチド・キヤパシタを使用したフイルタが開発
されている。これはコンデンサＣとオペ・アンプ
OPとを組み合わせ、入力電圧で充電したコンデ
ンサを出力側のオペ・アンプに切換えて積分器を
構成する。そしてこのコンデンサＣの端子をスイ
ツチング部Ｓで入力側または出力側に切換えると
きの時間で遅延タイミングを得るものである。
しかしながらこのようなスイツチド・キヤパシ
タとオペ・アンプを使用して各段毎の信号を出力
するために段数が増加すればする程オペ・アンプ
の数も増加する。このようなオペ・アンプを使用
した場合、高次のフイルタ構成ではオペ・アンプ
の数もその次数分だけ増加し、これを構成する半
導体のチツプサイズやその消費電力も増大すると
いう欠点がある。しかもオペ・アンプを使用して
いるために高い周波数まで取扱うことができず、
せいぜい10KHz程度までしか使用できなかつた。
タとオペ・アンプを使用して各段毎の信号を出力
するために段数が増加すればする程オペ・アンプ
の数も増加する。このようなオペ・アンプを使用
した場合、高次のフイルタ構成ではオペ・アンプ
の数もその次数分だけ増加し、これを構成する半
導体のチツプサイズやその消費電力も増大すると
いう欠点がある。しかもオペ・アンプを使用して
いるために高い周波数まで取扱うことができず、
せいぜい10KHz程度までしか使用できなかつた。
したがつて本発明の目的は、前記の如きCCD
トランスバーサル・フイルタや各段毎にオペ・ア
ンプを使用したトランスバーサル・フイルタのも
つ各問題点を改善して、大きなダイナミツクレン
ジを有し、しかもオペ・アンプを使用することな
く消費電力の少ない、LSIにより構成できるトラ
ンスバーサル・フイルタを提供するものである。
そしてこのために本発明におけるトランスバーサ
ル・フイルタでは入力信号側と出力信号側に接続
されるスイツチを有するスイツチド・キヤパシタ
を有するトランスバーサル・フイルタにおいて、
入力信号を充電するタイミングをＴ／２とし、該
信号を記憶するタイミングをkT（Ｋは正の整数）
とし、さらにその後出力信号側へ接続されるタイ
ミングをＴ／２として１周期（ｋ＋Ｔ）のクロツ
クで動作するキヤパシタをｋ＋１個設け、初段に
重み付けを行うためのキヤパシタンスを設けると
ともに他の同一遅延段の各キヤパシタを同容量と
し、しかもこのキヤパシタの容量にもとづきトラ
ンスバーサル・フイルタのタツプ係数を定めるよ
うにした特徴としている。
トランスバーサル・フイルタや各段毎にオペ・ア
ンプを使用したトランスバーサル・フイルタのも
つ各問題点を改善して、大きなダイナミツクレン
ジを有し、しかもオペ・アンプを使用することな
く消費電力の少ない、LSIにより構成できるトラ
ンスバーサル・フイルタを提供するものである。
そしてこのために本発明におけるトランスバーサ
ル・フイルタでは入力信号側と出力信号側に接続
されるスイツチを有するスイツチド・キヤパシタ
を有するトランスバーサル・フイルタにおいて、
入力信号を充電するタイミングをＴ／２とし、該
信号を記憶するタイミングをkT（Ｋは正の整数）
とし、さらにその後出力信号側へ接続されるタイ
ミングをＴ／２として１周期（ｋ＋Ｔ）のクロツ
クで動作するキヤパシタをｋ＋１個設け、初段に
重み付けを行うためのキヤパシタンスを設けると
ともに他の同一遅延段の各キヤパシタを同容量と
し、しかもこのキヤパシタの容量にもとづきトラ
ンスバーサル・フイルタのタツプ係数を定めるよ
うにした特徴としている。
以下本発明のもつとも簡単な一実施例を第３図
にもとづき説明する。第３図イはその構成図を示
し、同図ロはその動作説明図である。
にもとづき説明する。第３図イはその構成図を示
し、同図ロはその動作説明図である。
第３図で、C0，C1，C2はコンデンサ、S0，S1，
S2はスイツチング回路、Ｖは入力電圧、V′は出
力電圧、各スイツチング回路においてａは入力側
の接点、ｂは出力側の接点である。そしてコンデ
ンサC1とC2は同容量のものであり、コンデンサ
C0，C1，C2の大きさは重みづけにより異なるも
のである。重みづけが大きいものはその容量は大
きく定められ、重みづけの小さなものはその容量
が小さく定められている。
S2はスイツチング回路、Ｖは入力電圧、V′は出
力電圧、各スイツチング回路においてａは入力側
の接点、ｂは出力側の接点である。そしてコンデ
ンサC1とC2は同容量のものであり、コンデンサ
C0，C1，C2の大きさは重みづけにより異なるも
のである。重みづけが大きいものはその容量は大
きく定められ、重みづけの小さなものはその容量
が小さく定められている。
スイツチング回路S0は時刻T1、T2、T3におい
てコンデンサC0を接点ａ、つまり入力側に接続
し、それらの中間の時刻T1′、T2′、T3′では接点
ｂ、つまり出力側に接続するように、交互に切換
接続動作する。
てコンデンサC0を接点ａ、つまり入力側に接続
し、それらの中間の時刻T1′、T2′、T3′では接点
ｂ、つまり出力側に接続するように、交互に切換
接続動作する。
しかしスイツチング回路S1は時刻T1とT3では
コンデンサC1を接点ａに接続するように動作し、
時刻T2′ではコンデンサC1を接点ｂに接続するよ
うに動作するが、時刻T1′、T2′、T3′ではコンデ
ンサC1が接点ａ，ｂのいずれとも接続しないニ
ユートラル（Ｎ）位置にあるように動作する。
コンデンサC1を接点ａに接続するように動作し、
時刻T2′ではコンデンサC1を接点ｂに接続するよ
うに動作するが、時刻T1′、T2′、T3′ではコンデ
ンサC1が接点ａ，ｂのいずれとも接続しないニ
ユートラル（Ｎ）位置にあるように動作する。
そしてスイツチング回路S2も、同様に、時刻
T1′とT3′ではコンデンサC2を接点ｂに接続する
ように動作し、時刻T2では接点ａに接続するよ
うに動作するが、時刻T1、T2′、T3ではコンデン
サC2がニユートラル位置にあるように動作する。
T1′とT3′ではコンデンサC2を接点ｂに接続する
ように動作し、時刻T2では接点ａに接続するよ
うに動作するが、時刻T1、T2′、T3ではコンデン
サC2がニユートラル位置にあるように動作する。
したがつて、第３図ロよりも明らかに各時刻
T1、T1′…においてそれぞれ入力側、出力側に交
互に接続されるコンデンサの容量は常に等しい。
そしてコンデンサC0は１サイクル毎に入力側、
出力側に交互に接続されるが、コンデンサC1と
C2は１サイクルのニユートラル期間があるので、
２サイクル毎に入力側、出力側に交互に接続され
ることになる。そして時刻Ｔ、T2、T3における
入力電圧をV1，V2，V3とするとき、時刻T2′に
おいてコンデンサC1に保持される電荷は時刻T1
においてコンデンサC1にチヤージされた電荷
Q(T1-C1)と同一であり、また時刻T2′においてコン
デンサC0に保持される電荷は時刻T2においてコ
ンデンサC0にチヤージされた電荷Q(T2-C0)である。
したがつて時刻T2′においてコンデンサC0，C1の
電荷は Q(T1-C1)＝C1V1 Q(T2-C0)＝C0V2 となる。したがつてこのときの出力電圧V2′は V2′＝Q(T1-C1)＋Q(T2-C0)／C0＋C1＝C1V1＋C0V2／
C0＋C1 ……(2) となる。同様に時刻T3′における出力電圧V3′は V3′＝Q(T2-C2)＋Q(T3-C0)／C0＋C2＝C2V2＋C0V3／
C0＋C2 ……(3) となる。なおここでQ(T2-C2)は時刻T2においてコ
ンデンサC2にチヤージされた電荷であり、
Q(T3-C0)は時刻T3においてコンデンサC0にチヤー
ジされた電圧である。そしてC0＋C1＝C0＋C2で
あることはいうまでもない。このようにしてコン
デンサC0，C1（＝C2）により重みづけした出力を
順次遅延手段を介して加算してとり出すことがで
きるので、トランスバーサル・フイルタとして動
作することができる。
T1、T1′…においてそれぞれ入力側、出力側に交
互に接続されるコンデンサの容量は常に等しい。
そしてコンデンサC0は１サイクル毎に入力側、
出力側に交互に接続されるが、コンデンサC1と
C2は１サイクルのニユートラル期間があるので、
２サイクル毎に入力側、出力側に交互に接続され
ることになる。そして時刻Ｔ、T2、T3における
入力電圧をV1，V2，V3とするとき、時刻T2′に
おいてコンデンサC1に保持される電荷は時刻T1
においてコンデンサC1にチヤージされた電荷
Q(T1-C1)と同一であり、また時刻T2′においてコン
デンサC0に保持される電荷は時刻T2においてコ
ンデンサC0にチヤージされた電荷Q(T2-C0)である。
したがつて時刻T2′においてコンデンサC0，C1の
電荷は Q(T1-C1)＝C1V1 Q(T2-C0)＝C0V2 となる。したがつてこのときの出力電圧V2′は V2′＝Q(T1-C1)＋Q(T2-C0)／C0＋C1＝C1V1＋C0V2／
C0＋C1 ……(2) となる。同様に時刻T3′における出力電圧V3′は V3′＝Q(T2-C2)＋Q(T3-C0)／C0＋C2＝C2V2＋C0V3／
C0＋C2 ……(3) となる。なおここでQ(T2-C2)は時刻T2においてコ
ンデンサC2にチヤージされた電荷であり、
Q(T3-C0)は時刻T3においてコンデンサC0にチヤー
ジされた電圧である。そしてC0＋C1＝C0＋C2で
あることはいうまでもない。このようにしてコン
デンサC0，C1（＝C2）により重みづけした出力を
順次遅延手段を介して加算してとり出すことがで
きるので、トランスバーサル・フイルタとして動
作することができる。
次に本発明の一般的な構成を第４図に示し、そ
の動作状態を第５図にもとづき説明する。
の動作状態を第５図にもとづき説明する。
第４図では８段構成（８タツプ）のトランスバ
ーサル・フイルタを示す。同図においてコンデン
サC11は第３図のコンデンサC0に対応し、コンデ
ンサC21，C22はコンデンサC2，C1に対応するもの
である。そして各段を構成するコンデンサはその
段内で同一容量で構成されている。したがつて第
２段目を構成するコンデンサC21とC22は同一容量
であり、第５段目を構成するコンデンサC51〜C55
はそれぞれ同一容量である。同様にして第６段目
を構成するコンデンサC61〜C66は同一容量であ
り、第７段目を構成するコンデンサC71〜C77は同
一容量であり、第８段目を構成するコンデンサ
C81〜C85はこれまた同一容量である。しかし各段
のコンデンサC11，C21，…C71，C81はそれぞれの
重みづけにより選択された容量を有する。
ーサル・フイルタを示す。同図においてコンデン
サC11は第３図のコンデンサC0に対応し、コンデ
ンサC21，C22はコンデンサC2，C1に対応するもの
である。そして各段を構成するコンデンサはその
段内で同一容量で構成されている。したがつて第
２段目を構成するコンデンサC21とC22は同一容量
であり、第５段目を構成するコンデンサC51〜C55
はそれぞれ同一容量である。同様にして第６段目
を構成するコンデンサC61〜C66は同一容量であ
り、第７段目を構成するコンデンサC71〜C77は同
一容量であり、第８段目を構成するコンデンサ
C81〜C85はこれまた同一容量である。しかし各段
のコンデンサC11，C21，…C71，C81はそれぞれの
重みづけにより選択された容量を有する。
また第４図におけるスイツチS11は第３図にお
けるスイツチング回路S0に対応するものであつ
て、コンデンサC11を入力側回路あるいは出力側
回路に接続するものであり、スイツチS21，S22は
それぞれスイツチング回路S2，S1に対応するもの
であつてそれぞれコンデンサC21，C22を入力側回
路、出力側回路あるいはニユートラル状態にする
ものである。スイツチS51〜S55，S61〜S66，S71〜
S77およびS81〜S88も、スイツチS21，S22と同様
に、それぞれのコンデンサを入力側回路、出力側
回路あるいはニユートラル状態にするものであ
る。
けるスイツチング回路S0に対応するものであつ
て、コンデンサC11を入力側回路あるいは出力側
回路に接続するものであり、スイツチS21，S22は
それぞれスイツチング回路S2，S1に対応するもの
であつてそれぞれコンデンサC21，C22を入力側回
路、出力側回路あるいはニユートラル状態にする
ものである。スイツチS51〜S55，S61〜S66，S71〜
S77およびS81〜S88も、スイツチS21，S22と同様
に、それぞれのコンデンサを入力側回路、出力側
回路あるいはニユートラル状態にするものであ
る。
スイツチS11は、例えばＣ−MOSトランジスタ
の如き半導体素子で構成され、第５図に示すクロ
ツクφ11がハイ(H)レベルのt1、t2、t3…のときにコ
ンデンサC11が入力側回路に接続され、クロツク
φ′11がＨレベルのt1′、t2′、t3′…のときにコンデ
ン
サC11が出力側回路に接続されるものである。し
たがつてクロツクφ11がＨレベルの時刻t1、t2、t3
が第３図ロの時刻T1、T2、T3に相当し、クロツ
クφ′11がＨレベルの時刻t1′、t2′、t3′が第３図ロ
の
時刻T1′、T2′、T3′に相当するものである。
の如き半導体素子で構成され、第５図に示すクロ
ツクφ11がハイ(H)レベルのt1、t2、t3…のときにコ
ンデンサC11が入力側回路に接続され、クロツク
φ′11がＨレベルのt1′、t2′、t3′…のときにコンデ
ン
サC11が出力側回路に接続されるものである。し
たがつてクロツクφ11がＨレベルの時刻t1、t2、t3
が第３図ロの時刻T1、T2、T3に相当し、クロツ
クφ′11がＨレベルの時刻t1′、t2′、t3′が第３図ロ
の
時刻T1′、T2′、T3′に相当するものである。
そしてスイツチS21，S22もスイツチS11と同様
に半導体素子で構成される。スイツチS21はクロ
ツクφ21がＨレベルのとき入力側回路に接続され、
クロツクφ′21がレベルのとき出力側回路に接続さ
れ、φ′21，φ′21がいずれもロー(L)レベルのときは
ニユートラル状態になる。そしてスイツチS22は
クロツクφ22がＨレベルのとき入力側回路に接続
され、クロツクφ′22がＨレベルのとき出力側回路
に接続され、φ22，φ′22がいずれもＬレベルのと
きはニユートラル状態になる。したがつてスイツ
チS21，S22は、第５図のl2，l2′に示す如く、クロ
ツクt1，t2…およびt1′，t2′…の周期Ｔに等しいニ
ユートラル期間を有する。
に半導体素子で構成される。スイツチS21はクロ
ツクφ21がＨレベルのとき入力側回路に接続され、
クロツクφ′21がレベルのとき出力側回路に接続さ
れ、φ′21，φ′21がいずれもロー(L)レベルのときは
ニユートラル状態になる。そしてスイツチS22は
クロツクφ22がＨレベルのとき入力側回路に接続
され、クロツクφ′22がＨレベルのとき出力側回路
に接続され、φ22，φ′22がいずれもＬレベルのと
きはニユートラル状態になる。したがつてスイツ
チS21，S22は、第５図のl2，l2′に示す如く、クロ
ツクt1，t2…およびt1′，t2′…の周期Ｔに等しいニ
ユートラル期間を有する。
クロツクφ31，φ′31，…で制御される図示省略
したスイツチS31…も同様に制御され、それぞれ
2Tのニユートラル期間l3、l3′…を有する。そして
クロツクφ41，φ′41…で制御される図示省略した
スイツチS41…も同様に制御される3Tのニユート
ラル期間l4…を有する。同様にしてスイツチS51
…，S61…，S71…，S81…も同様なニユートラル
期間を有し、スイツチS81，S82…は7Tのニユー
トラル期間l3、l3′…を有するものである。
したスイツチS31…も同様に制御され、それぞれ
2Tのニユートラル期間l3、l3′…を有する。そして
クロツクφ41，φ′41…で制御される図示省略した
スイツチS41…も同様に制御される3Tのニユート
ラル期間l4…を有する。同様にしてスイツチS51
…，S61…，S71…，S81…も同様なニユートラル
期間を有し、スイツチS81，S82…は7Tのニユー
トラル期間l3、l3′…を有するものである。
そして、クロツクφ11がＨレベル時刻t1、t2…で
は各段を構成するコンデンサはいずれか１つが入
力側回路に接続され、クロツクφ′11がＨレベルの
時刻t1′、t2′…では、これまた同様に各段を構成
するトランジスタはいずれか１つが出力側回路に
接続されている。したがつて時刻t1、t2…では入
力側回路に接続されている各コンデンサの容量は
C11＋C20＋…＋C71＋C81であり、また時刻t′1，t′2
…で出力側回路に接続されている各コンデンサの
容量は、これまたC11＋C21＋…＋C71、＋C81であ
る。
は各段を構成するコンデンサはいずれか１つが入
力側回路に接続され、クロツクφ′11がＨレベルの
時刻t1′、t2′…では、これまた同様に各段を構成
するトランジスタはいずれか１つが出力側回路に
接続されている。したがつて時刻t1、t2…では入
力側回路に接続されている各コンデンサの容量は
C11＋C20＋…＋C71＋C81であり、また時刻t′1，t′2
…で出力側回路に接続されている各コンデンサの
容量は、これまたC11＋C21＋…＋C71、＋C81であ
る。
したがつて、一般的に、φ11，φ21，φ22，φ31…
を書込みクロツクφjkとし、φ′11，φ′21，φ′22、
φ′31…を読出しクロツクφ′jkとするとき、書込ク
ロツクφjkがＨレベルのときスイツチSjkは入力側
回路に接続され、読出しクロツクφ′jkがＨレベル
のとき回路Sjkは入力側回路に接続され、Ｌレベ
ルのとき接続状態とと断される。そして書込みク
ロツクφkjがＨレベルのとき読出しクロツクφ′jkは
Ｌレベルにあり、またφ′jkがＨレベルのときφjkは
Ｌレベルにある。また各コンデンサCj1，Cj2…Cjj
は同容量値である。そして時刻tkにおいて、φjk
（ｊ＝１、２、３〜８）はＨレベルとなりSjkが入
力側に接続され、コンデンサCjkに入力電荷がチ
ヤージされる。
を書込みクロツクφjkとし、φ′11，φ′21，φ′22、
φ′31…を読出しクロツクφ′jkとするとき、書込ク
ロツクφjkがＨレベルのときスイツチSjkは入力側
回路に接続され、読出しクロツクφ′jkがＨレベル
のとき回路Sjkは入力側回路に接続され、Ｌレベ
ルのとき接続状態とと断される。そして書込みク
ロツクφkjがＨレベルのとき読出しクロツクφ′jkは
Ｌレベルにあり、またφ′jkがＨレベルのときφjkは
Ｌレベルにある。また各コンデンサCj1，Cj2…Cjj
は同容量値である。そして時刻tkにおいて、φjk
（ｊ＝１、２、３〜８）はＨレベルとなりSjkが入
力側に接続され、コンデンサCjkに入力電荷がチ
ヤージされる。
そしてt′kにおいて読出しクロツクφ′j、((ｋ＋
１))jはＨレベルになりスイツチSj、((ｋ＋１))j
は出力側に接続される。ここで((ｋ＋１))jはｊ
を法とする整数である。そしてこのときの出力電
圧V′(tk)は V′(tk)＝
ΣCj、((ｋ＋１))j・Vio｛ｔ（ｋ−ｊ＋１）｝／CT ……(4) となる。ここでCT＝8 〓j=1 Cjkである。
１))jはＨレベルになりスイツチSj、((ｋ＋１))j
は出力側に接続される。ここで((ｋ＋１))jはｊ
を法とする整数である。そしてこのときの出力電
圧V′(tk)は V′(tk)＝
ΣCj、((ｋ＋１))j・Vio｛ｔ（ｋ−ｊ＋１）｝／CT ……(4) となる。ここでCT＝8 〓j=1 Cjkである。
このときの重みhjは
hj＝Cjk／CT
となる。したがつてVio｛ｔ（ｋ−ｊ＋１）｝＝Vio
Z-j+1とすれば、 V′(tk)＝8 〓j=1 hj・VioZ-j+1 ……(5) である。
Z-j+1とすれば、 V′(tk)＝8 〓j=1 hj・VioZ-j+1 ……(5) である。
ここでCjk／CT＝hjであり、hjがトランスバー
サル・フイルタの係数となるようにCjkの大きさ
を決めれば前記(5)式により、第４図の回路により
トランスバーサル・フイルタが得られること明ら
かである。
サル・フイルタの係数となるようにCjkの大きさ
を決めれば前記(5)式により、第４図の回路により
トランスバーサル・フイルタが得られること明ら
かである。
以上説明の如く、本発明によればオペ・アンプ
をその内部に使用することなく、しかもダイナミ
ツクレンジの大きいスイツチド・キヤパシター形
の、LSIフイルタとして構成可能なスイツチド・
キヤパシター形の、低電力消費のトランスバーサ
ル・フイルタを得ることができる。なおこのトラ
ンスバーサル・フイルタの出力段には、外部回路
（バツフア・アンプ）を付加できることは勿論で
ある。
をその内部に使用することなく、しかもダイナミ
ツクレンジの大きいスイツチド・キヤパシター形
の、LSIフイルタとして構成可能なスイツチド・
キヤパシター形の、低電力消費のトランスバーサ
ル・フイルタを得ることができる。なおこのトラ
ンスバーサル・フイルタの出力段には、外部回路
（バツフア・アンプ）を付加できることは勿論で
ある。
第１図はトランスバーサル・フイルタの一般構
成図、第２図はオペ・アンプを使用したときの説
明図、第３図は本発明の原理構成を示す一実施
例、第４図は本発明の他の実施例構成、第５図は
第４図の動作説明図である。 図中、D1，D2…Doは遅延素子、１−１，１−
２…１−ｎは重み付け調整回路、２は加算回路、
OPはオペ・アンプ、C0，C1，C2はコンデンサ、
S0，S1，S2はスイツチング回路、C11，C21，C22，
…C88はコンデンサ、S11，S21，S22，…S88はスイ
ツチをそれぞれ示す。
成図、第２図はオペ・アンプを使用したときの説
明図、第３図は本発明の原理構成を示す一実施
例、第４図は本発明の他の実施例構成、第５図は
第４図の動作説明図である。 図中、D1，D2…Doは遅延素子、１−１，１−
２…１−ｎは重み付け調整回路、２は加算回路、
OPはオペ・アンプ、C0，C1，C2はコンデンサ、
S0，S1，S2はスイツチング回路、C11，C21，C22，
…C88はコンデンサ、S11，S21，S22，…S88はスイ
ツチをそれぞれ示す。
Claims (1)
- １ 入力信号側と出力信号側に接続されるスイツ
チを有するスイツチド・キヤパシタを有するトラ
ンスバーサル・フイルタにおいて、入力信号を充
電するタイミングをＴ／２とし、該信号を記憶す
るタイミングをkT（ｋは正の整数）とし、さらに
その後出力信号側へ接続されるタイミングをＴ／
２として１周期（ｋ＋Ｔ）のクロツクで動作する
キヤパシタをｋ＋１個設け、初段に重み付けを行
うためのキヤパシタンスを設けるとともに他の同
一遅延段の各キヤパシタを同容量とし、しかもこ
のキヤパシタの容量にもとづきトランスバーサ
ル・フイルタのタツプ係数を定めるようにしたこ
とを特徴とするトランスバーサル・フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15592481A JPS5857815A (ja) | 1981-09-30 | 1981-09-30 | トランスバ−サル・フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15592481A JPS5857815A (ja) | 1981-09-30 | 1981-09-30 | トランスバ−サル・フイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857815A JPS5857815A (ja) | 1983-04-06 |
| JPS6359608B2 true JPS6359608B2 (ja) | 1988-11-21 |
Family
ID=15616481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15592481A Granted JPS5857815A (ja) | 1981-09-30 | 1981-09-30 | トランスバ−サル・フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857815A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8849886B2 (en) * | 2010-07-21 | 2014-09-30 | Apple Inc. | Passive discrete time analog filter |
-
1981
- 1981-09-30 JP JP15592481A patent/JPS5857815A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5857815A (ja) | 1983-04-06 |
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