JPS6359277B2 - - Google Patents
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- JPS6359277B2 JPS6359277B2 JP54146578A JP14657879A JPS6359277B2 JP S6359277 B2 JPS6359277 B2 JP S6359277B2 JP 54146578 A JP54146578 A JP 54146578A JP 14657879 A JP14657879 A JP 14657879A JP S6359277 B2 JPS6359277 B2 JP S6359277B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
- H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes
- H01S5/0625—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes in multi-section lasers
-
- H—ELECTRICITY
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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Description
【発明の詳細な説明】
本発明は半導体レーザー素子の変調を半導体レ
ーザーと同一基板に集積化して設けたトランジス
ターを用いて行なう新規な構造を持つた半導体発
光素子に関する。
ーザーと同一基板に集積化して設けたトランジス
ターを用いて行なう新規な構造を持つた半導体発
光素子に関する。
半導体レーザー素子は小形、高効率で、高変調
が可能なことから、光通信を始め、データバス、
コンピユータリング等種々の用途が考えられてい
る。
が可能なことから、光通信を始め、データバス、
コンピユータリング等種々の用途が考えられてい
る。
しかし、半導体レーザー素子を変調するには、
通常30〜200mAの電流パルスを該素子に印加す
るが、変調信号が１〜2Gbit／sec程度の高速にな
ると通常のシリコン・トランジスタでこの様な大
電流パルスを作ることは一般に困難である。この
ため、本発明者はたとえば高周波トランジスタと
して優れているGaAs電界効果型トランジスタ
（GaAsFETと略称する。）と半導体レーザー素子
とを集積化した半導体発光素子を提案し、特許出
願中である。第１図はこの半導体発光素子の等価
回路である。図において、１は半導体レーザー素
子、２はFET、３はゲート電極である。また、
第２図も同種の半導体発光素子の等価回路であ
る。第１図と同様に１は半導体レーザー素子、２
はFET、３はゲート電極である。
通常30〜200mAの電流パルスを該素子に印加す
るが、変調信号が１〜2Gbit／sec程度の高速にな
ると通常のシリコン・トランジスタでこの様な大
電流パルスを作ることは一般に困難である。この
ため、本発明者はたとえば高周波トランジスタと
して優れているGaAs電界効果型トランジスタ
（GaAsFETと略称する。）と半導体レーザー素子
とを集積化した半導体発光素子を提案し、特許出
願中である。第１図はこの半導体発光素子の等価
回路である。図において、１は半導体レーザー素
子、２はFET、３はゲート電極である。また、
第２図も同種の半導体発光素子の等価回路であ
る。第１図と同様に１は半導体レーザー素子、２
はFET、３はゲート電極である。
しかし、これら複合素子としての半導体発光素
子には次の様な問題が見い出された。
子には次の様な問題が見い出された。
これらの複合素子に直流電圧VDを印加し、ゲ
ートに変調信号を入れる。ゲートが無信号時（ゼ
ロバイアス）に流れている電流をI1とし、ゲート
パルスにより、抑制される電流を△Ｉとする。望
ましい複合素子においては、I1−△Ｉの値が、レ
ーザー素子の発振しきい値Ithと同程度か、少し
大きい程度となる。この場合は、レーザー出力の
変調度も大きく、発振のために立ち上る時間も最
少となり、位相遅れは生じない。
ートに変調信号を入れる。ゲートが無信号時（ゼ
ロバイアス）に流れている電流をI1とし、ゲート
パルスにより、抑制される電流を△Ｉとする。望
ましい複合素子においては、I1−△Ｉの値が、レ
ーザー素子の発振しきい値Ithと同程度か、少し
大きい程度となる。この場合は、レーザー出力の
変調度も大きく、発振のために立ち上る時間も最
少となり、位相遅れは生じない。
現実の素子においては、レーザー素子のしきい
値が、±30％程度ばらつくことは、ごく普通のこ
とである。従つてI1−△ＩがIthより小さい場合や
大きい場合が生じてくる。各々の場合の、レーザ
ー・ダイオード電流に対する光出力の特性と上述
の電流値の関係を、第３図および第４図に示す。
前者では、レーザーの立上りに時間がかかり、高
速変調ができない。後者では、直流印加電圧VD
を調節し、レーザー出力を小さくしても、△Ｉも
ともに小さくなるため、変調度が小さくなる。
値が、±30％程度ばらつくことは、ごく普通のこ
とである。従つてI1−△ＩがIthより小さい場合や
大きい場合が生じてくる。各々の場合の、レーザ
ー・ダイオード電流に対する光出力の特性と上述
の電流値の関係を、第３図および第４図に示す。
前者では、レーザーの立上りに時間がかかり、高
速変調ができない。後者では、直流印加電圧VD
を調節し、レーザー出力を小さくしても、△Ｉも
ともに小さくなるため、変調度が小さくなる。
そのため、現実問題としてその製造時に望まし
い複合素子の歩留りが低下する。
い複合素子の歩留りが低下する。
本発明は、この歩留りの問題を解決し、さらに
高速変調用光源としての扱い易い複合半導体発光
素子を提供するものである。
高速変調用光源としての扱い易い複合半導体発光
素子を提供するものである。
以下に本発明の原理を簡単に説明する。
第５図に本発明の半導体発光素子の等価回路を
示す。それぞれのゲート入力端子６，７が独立し
た少くとも２個のFET４，５と、半導体レーザ
ー素子１を集積化する。このFETは、互にまつ
たく同じものでも良いし、性能的に異なるもので
あつても良い。一つのFET４に直流バイアスを
加えソース・ドレイン電流I1をレーザー発振しき
い値Ithと同程度に調節する。次に、他のFET５
のゲートに変調信号を加えれば、無バイアス時に
流れていた電流I2が、△Ｉだけ減少し、レーザー
光が変調できる。第６図にソース・ドレイン電流
I1，I2および△Ｉの関係を示す。この方式で、任
意のしきい値のレーザー素子を望みのレーザー強
度で変調することが可能である。なお、本発明の
半導体発光素子をAutomatic Threshold
Controlの頭文字をとりATCレーザーと略称する
こととする。
示す。それぞれのゲート入力端子６，７が独立し
た少くとも２個のFET４，５と、半導体レーザ
ー素子１を集積化する。このFETは、互にまつ
たく同じものでも良いし、性能的に異なるもので
あつても良い。一つのFET４に直流バイアスを
加えソース・ドレイン電流I1をレーザー発振しき
い値Ithと同程度に調節する。次に、他のFET５
のゲートに変調信号を加えれば、無バイアス時に
流れていた電流I2が、△Ｉだけ減少し、レーザー
光が変調できる。第６図にソース・ドレイン電流
I1，I2および△Ｉの関係を示す。この方式で、任
意のしきい値のレーザー素子を望みのレーザー強
度で変調することが可能である。なお、本発明の
半導体発光素子をAutomatic Threshold
Controlの頭文字をとりATCレーザーと略称する
こととする。
第７図および第８図に各々本発明の代表的な半
導体発光素子の平面図および断面図を示す。断面
図は第７図の平面図におけるAAに添う断面図で
ある。
導体発光素子の平面図および断面図を示す。断面
図は第７図の平面図におけるAAに添う断面図で
ある。
成長用半導体基板２１の上部に、半導体レーザ
ー素子を構成する第１、第２、および第３の半導
体層２２，２３，２４を積層し、これに並置して
少なくとも高比抵抗を有する第４の半導体層２５
を介してFET部のチヤネルを形成する第５の半
導体層２６の積層領域が形成される。
ー素子を構成する第１、第２、および第３の半導
体層２２，２３，２４を積層し、これに並置して
少なくとも高比抵抗を有する第４の半導体層２５
を介してFET部のチヤネルを形成する第５の半
導体層２６の積層領域が形成される。
第１の半導体層２２は半導体レーザー素子の第
１のクラツド層、第２の半導体層２３は活性層、
第３の半導体層２４は第２のクラツド層となる。
当然、第１および第３の半導体層は第２の半導体
層に比較し相対的に屈折率が小さく、互いに反対
導電型を有する。更に第１および第３の半導体層
は禁制帯域が相対的に大なる半導体層となつてい
る。
１のクラツド層、第２の半導体層２３は活性層、
第３の半導体層２４は第２のクラツド層となる。
当然、第１および第３の半導体層は第２の半導体
層に比較し相対的に屈折率が小さく、互いに反対
導電型を有する。更に第１および第３の半導体層
は禁制帯域が相対的に大なる半導体層となつてい
る。
第４の半導体層は比抵抗が10Ω.cm以上を必要
とし、実用上100Ω・cm〜1KΩ・cm程度迄の範囲
を用いている。この層は半導体レーザ素子部と
FET部を分離するに必要な層である。
とし、実用上100Ω・cm〜1KΩ・cm程度迄の範囲
を用いている。この層は半導体レーザ素子部と
FET部を分離するに必要な層である。
溝２７はアイソレーシヨン用の溝である。半導
体レーザー素子およびFETの設計によつて必ず
しも必要でないが、絶縁されている方が好都合で
ある。この溝にSiO2等無機絶縁物や、樹脂等を
挿入する絶縁手段を用いても良い。また、溝をほ
ることなく所定部分に、プロトン打込みを行なう
などして、高比抵抗領域を形成することが出来
る。このような絶縁手段によりアイソレーシヨン
を施こしても良い。この様なアイソレーシヨンは
一般の半導体レーザおよび半導体装置の分野で用
いている技術を用いれば良い。
体レーザー素子およびFETの設計によつて必ず
しも必要でないが、絶縁されている方が好都合で
ある。この溝にSiO2等無機絶縁物や、樹脂等を
挿入する絶縁手段を用いても良い。また、溝をほ
ることなく所定部分に、プロトン打込みを行なう
などして、高比抵抗領域を形成することが出来
る。このような絶縁手段によりアイソレーシヨン
を施こしても良い。この様なアイソレーシヨンは
一般の半導体レーザおよび半導体装置の分野で用
いている技術を用いれば良い。
この半導体発光素子をGaAs−GaAlAs系材料
で構成する場合、各半導体層は次の如く選択す
る。
で構成する場合、各半導体層は次の如く選択す
る。
第１の半導体層
Ga1-xAlxAs（0.2ｘ0.7）
厚さ約1μｍ〜3μｍ
第２の半導体層：
Ga1-yAlyAs（０ｙ0.3）
厚さ約0.05μｍ〜0.3μｍ
第３の半導体層：
Ga1-zAlzAs（0.2ｚ0.7）
厚さ約1μｍ〜3μｍ
第４の半導体層：
Ga1-sAlsAs（０ｓ0.7）
厚さ約0.5μｍ〜5μｍ
比抵抗10Ω・cm以上
第５の半導体層：
Ga1-tAltAs（０ｔ0.3）
厚さ約0.1μｍ〜0.3μｍ
３８および４０は各々、半導体レーザ素子のｐ
側電極およびｎ側電極である。３５，３７、およ
び３６は各々FETのソース電極、ゲート電極、
およびドレイン電極である。この場合、３８，３
５，３６および４０はオーム性電極、３７はシヨ
ツトキ電極である。３２は半導体レーザ素子の電
極取り出し部を構成するためZnを選択拡散した
領域、３４は絶縁膜を示す。
側電極およびｎ側電極である。３５，３７、およ
び３６は各々FETのソース電極、ゲート電極、
およびドレイン電極である。この場合、３８，３
５，３６および４０はオーム性電極、３７はシヨ
ツトキ電極である。３２は半導体レーザ素子の電
極取り出し部を構成するためZnを選択拡散した
領域、３４は絶縁膜を示す。
第２のFETも同様の製造で製作されている。
レーザー光の進行方向に直角な断面は、たとえ
ば劈開によつて反射面が形成され、光共振器が溝
成されている。
ば劈開によつて反射面が形成され、光共振器が溝
成されている。
以上の様な構成の半導体発光素子を電極３８と
３６とを短絡し、電極３５と４０との間に電圧を
印加することによりレーザー発振を行なわせるこ
とが出来る。（なお、３９は電極３８と３６の短
絡用配線であるが、断面のとり方により図面では
分断されて現わされている。） 従つて、ゲート電極１０の制御用の電圧を印加
することによつて半導体レーザーの発振を制御す
ることが出来る。
３６とを短絡し、電極３５と４０との間に電圧を
印加することによりレーザー発振を行なわせるこ
とが出来る。（なお、３９は電極３８と３６の短
絡用配線であるが、断面のとり方により図面では
分断されて現わされている。） 従つて、ゲート電極１０の制御用の電圧を印加
することによつて半導体レーザーの発振を制御す
ることが出来る。
なお、第８図の半導体層は第１〜第５の半導体
層が順次積層され、半導体レーザー素子および
FET部が各々所望領域に構成されている。この
構造は製造方法が容易なものである。しかし、本
発明の半導体発光素子はこの様な半導体層の積層
のやり方に限られるものではない。本発明の趣旨
に従つて、成長用半導体基板上に半導体レーザー
素子を構成する第１、第２、および第５の半導体
層の積層構造と、FET部を構成する第４および
第５の半導体層の積層構造を別途成長させても勿
論良い。こうした本発明の別な具体的構成につい
ては実施例で具体的に説明する。
層が順次積層され、半導体レーザー素子および
FET部が各々所望領域に構成されている。この
構造は製造方法が容易なものである。しかし、本
発明の半導体発光素子はこの様な半導体層の積層
のやり方に限られるものではない。本発明の趣旨
に従つて、成長用半導体基板上に半導体レーザー
素子を構成する第１、第２、および第５の半導体
層の積層構造と、FET部を構成する第４および
第５の半導体層の積層構造を別途成長させても勿
論良い。こうした本発明の別な具体的構成につい
ては実施例で具体的に説明する。
本発明は実施例に示す半導体材料に限られるも
のでないことは勿論である。又、半導体レーザー
のモード安定化のため種々の手段があるが、本発
明の発光半導体素子の半導体レーザー部に適用し
て良いことは勿論であり、本発明の範囲のもので
ある。
のでないことは勿論である。又、半導体レーザー
のモード安定化のため種々の手段があるが、本発
明の発光半導体素子の半導体レーザー部に適用し
て良いことは勿論であり、本発明の範囲のもので
ある。
実施例 １
第９図から第１４図は本発明の半導体発光素子
の製造工程の各ステツプを示す素子断面図であ
る。（100）面も上面に持つｎ型GaAs基板（電子
濃度ｎ1018／cm3）２１面上にストライプ状の凹
部５０を形成し、次いで次の各層をスライド・ボ
ードを用いた周知の液相エピタキシヤル法に依つ
て形成する。前述の凹部は共振器の反射面に垂直
方向になるよう選択エツチング法等で形成すれば
良い。数μｍ程度の凹凸をもつた半導体基板に平
坦な表面の半導体層は液相エピタキシヤル法で容
易に形成出来る。
の製造工程の各ステツプを示す素子断面図であ
る。（100）面も上面に持つｎ型GaAs基板（電子
濃度ｎ1018／cm3）２１面上にストライプ状の凹
部５０を形成し、次いで次の各層をスライド・ボ
ードを用いた周知の液相エピタキシヤル法に依つ
て形成する。前述の凹部は共振器の反射面に垂直
方向になるよう選択エツチング法等で形成すれば
良い。数μｍ程度の凹凸をもつた半導体基板に平
坦な表面の半導体層は液相エピタキシヤル法で容
易に形成出来る。
この凹部は、レーザー光の基板へのしみ出しを
利用し、横モードの制御を行なうためのものであ
る。この光閉じ込めの技術に関してはK.Aikiet
al.IEEE J.Quantum Electron QE−14，89
（1978）等に詳細に報告されている。
利用し、横モードの制御を行なうためのものであ
る。この光閉じ込めの技術に関してはK.Aikiet
al.IEEE J.Quantum Electron QE−14，89
（1978）等に詳細に報告されている。
第１の半導体層２２はｎ型Ga0.7Al0.3As層（ｎ
５×1017／cm3）を厚さ2μｍに、第２の半導体層
２３はｎ型GaAs層（ｎ1016／cm3）を厚さ0.1μ
ｍに、第３の半導体層２４はｐ型Ga0.7Al0.3As層
（正孔濃度ｐ５×1017／cm3）を厚さ1μｍに、第
４の半導体層２５はｐ型Ga0.7Al0.3As層（ｐ１
×1014／cm3、比抵抗〜600Ω・cm）を厚さ1μｍ、
および第５の半導体層２６はｎ型GaAs（ｎ２
×1017／cm3）を厚さ0.3μｍとした。
５×1017／cm3）を厚さ2μｍに、第２の半導体層
２３はｎ型GaAs層（ｎ1016／cm3）を厚さ0.1μ
ｍに、第３の半導体層２４はｐ型Ga0.7Al0.3As層
（正孔濃度ｐ５×1017／cm3）を厚さ1μｍに、第
４の半導体層２５はｐ型Ga0.7Al0.3As層（ｐ１
×1014／cm3、比抵抗〜600Ω・cm）を厚さ1μｍ、
および第５の半導体層２６はｎ型GaAs（ｎ２
×1017／cm3）を厚さ0.3μｍとした。
第９図はこの状態を示す。
次いで、厚さ0.2μｍのAl2O3、および厚さ0.3μ
ｍのSiO2の二層の絶縁膜を周知のCVD
（Chemical Vapor Deposition）法で形成する。
上記二層の絶縁膜の半導体レーザー素子の電極取
り出し部に対応する部分を幅6μｍに開孔する。
食刻液は弗化水素と弗化アンモニウムの混合液
（１：6SiO2用）、リン酸（Al2O3用）である。こ
のSiO2−Al2O3二層膜が選択拡散用マスク２７と
なる。この開孔を通して周知の選択拡散技術によ
りZnを幅6μｍ、深さは第３の半導体層２４に到
達するまで拡散する。３２がZn拡散領域である。
この状態を第１０図に示す。
ｍのSiO2の二層の絶縁膜を周知のCVD
（Chemical Vapor Deposition）法で形成する。
上記二層の絶縁膜の半導体レーザー素子の電極取
り出し部に対応する部分を幅6μｍに開孔する。
食刻液は弗化水素と弗化アンモニウムの混合液
（１：6SiO2用）、リン酸（Al2O3用）である。こ
のSiO2−Al2O3二層膜が選択拡散用マスク２７と
なる。この開孔を通して周知の選択拡散技術によ
りZnを幅6μｍ、深さは第３の半導体層２４に到
達するまで拡散する。３２がZn拡散領域である。
この状態を第１０図に示す。
選択拡散用マスクである２７の二層の絶縁膜を
除去し、改めて厚さ5000ÅのSiO2膜２９をCVD
法で形成する。SiO2膜２９上にフオトレジスト
膜３０を形成し、通常のフオトリソグフライー技
術を用いて、SiO2膜２９に開孔２８等を設ける。
第１１図にこの状態を示す。このSiO2膜２９を
食刻用マスクとして第５の半導体層２６、第４の
半導体層２５をメサエツチングする。エツチング
液はりん酸、過酸化水素、エチレングリコール混
合液（１：１：８）である。この溝３３は第１の
半導体層２２に到達する深さでも良いが、少なく
とも第５の半導体層２６を貫通するものであれば
良い。半導体レーザー素子のｐ型電極とFET部
のドレイン側電極を短絡するのに金属の蒸着法を
用いる場合、溝は浅い方が好ましい。第１２図は
このメサエツチングを完了した状態を示す。
除去し、改めて厚さ5000ÅのSiO2膜２９をCVD
法で形成する。SiO2膜２９上にフオトレジスト
膜３０を形成し、通常のフオトリソグフライー技
術を用いて、SiO2膜２９に開孔２８等を設ける。
第１１図にこの状態を示す。このSiO2膜２９を
食刻用マスクとして第５の半導体層２６、第４の
半導体層２５をメサエツチングする。エツチング
液はりん酸、過酸化水素、エチレングリコール混
合液（１：１：８）である。この溝３３は第１の
半導体層２２に到達する深さでも良いが、少なく
とも第５の半導体層２６を貫通するものであれば
良い。半導体レーザー素子のｐ型電極とFET部
のドレイン側電極を短絡するのに金属の蒸着法を
用いる場合、溝は浅い方が好ましい。第１２図は
このメサエツチングを完了した状態を示す。
前記メサエツチング用のSiO2マスク２９を除
去し、改めて厚し5000ÅのSiO2膜３４をCVD法
で形成する。このSiO2膜３４上にポジ型フオト
レジスト層を形成し、このポジ型フオトレジスト
層にFET部のソース、ドレインの取り出し電極
部を開孔する。ソース、ドレインの取り出し電極
として、Au−Ge合金、NiおよびAuを三層に
2500Åに蒸着する。蒸着時の基板温度は室温に保
つて充分である。次いで、前記ポジ型フオトレジ
スト膜を除去する。従つて、ソース、ドレインの
部分にみ三層の電極材料が残存し、他の部分の材
料は除去される。試料を450℃に加熱し、オーム
性電極３５，３６を形成する。
去し、改めて厚し5000ÅのSiO2膜３４をCVD法
で形成する。このSiO2膜３４上にポジ型フオト
レジスト層を形成し、このポジ型フオトレジスト
層にFET部のソース、ドレインの取り出し電極
部を開孔する。ソース、ドレインの取り出し電極
として、Au−Ge合金、NiおよびAuを三層に
2500Åに蒸着する。蒸着時の基板温度は室温に保
つて充分である。次いで、前記ポジ型フオトレジ
スト膜を除去する。従つて、ソース、ドレインの
部分にみ三層の電極材料が残存し、他の部分の材
料は除去される。試料を450℃に加熱し、オーム
性電極３５，３６を形成する。
再びポジ型フオトレジスト膜を形成し、このポ
ジ型フオトレジスト膜にレーザー素子用の電極部
分、およびFET部のゲート電極部に開孔を設け
る。電極材料としてCrおよびAuを順次蒸着し、
3000Åの厚さとなす。基板温度は90℃とした。次
いで、前記ポジ型フオトレジスト膜を除去する。
従つて、電極部のみ電極材料を残存し、他の部分
の材料は除去される。第１３図に、各電極が設け
られた状態を示す。
ジ型フオトレジスト膜にレーザー素子用の電極部
分、およびFET部のゲート電極部に開孔を設け
る。電極材料としてCrおよびAuを順次蒸着し、
3000Åの厚さとなす。基板温度は90℃とした。次
いで、前記ポジ型フオトレジスト膜を除去する。
従つて、電極部のみ電極材料を残存し、他の部分
の材料は除去される。第１３図に、各電極が設け
られた状態を示す。
更に、ポジ型フオトレジスト膜を厚さ1.2μｍに
形成し、電極３６，３７の外部導出の端子部、お
よび電極３５と電極３８の短絡部を形成するため
の開孔を設ける。このマスクを通して露出した
SiO2膜を厚さ1500Åにまで食刻する。配線３９，
３９′および外部導出端子部にCrおよびAuを各々
600Å、3000Åに蒸着する。（なお、断面のとり方
によつて明らかに示されていないが、３９，３
９′は接続されている。） 半導体基板２１の裏面を研磨し、軽く食刻した
後Au−Ge合金を蒸着しｎ側電極４０となす。
形成し、電極３６，３７の外部導出の端子部、お
よび電極３５と電極３８の短絡部を形成するため
の開孔を設ける。このマスクを通して露出した
SiO2膜を厚さ1500Åにまで食刻する。配線３９，
３９′および外部導出端子部にCrおよびAuを各々
600Å、3000Åに蒸着する。（なお、断面のとり方
によつて明らかに示されていないが、３９，３
９′は接続されている。） 半導体基板２１の裏面を研磨し、軽く食刻した
後Au−Ge合金を蒸着しｎ側電極４０となす。
最後にレーザー光の進行方向と垂直な面で結晶
面を劈開し光共振器を構成する。レーザー長は
300μｍとした。
面を劈開し光共振器を構成する。レーザー長は
300μｍとした。
この発光素子はドレイン電極３６とレーザー素
子のｎ側電極４０の間に４〜5Vの電圧を印加す
ることにより、レーザー発振を行なわしめること
が出来る。発振波長8300Å、しきい電流は約
60mAであつた。
子のｎ側電極４０の間に４〜5Vの電圧を印加す
ることにより、レーザー発振を行なわしめること
が出来る。発振波長8300Å、しきい電流は約
60mAであつた。
この半導体発光素子における２つのFETは次
の如き次様とした。即ち、一方のFET５はソー
ス・ドレイン間距離を6μｍ、ゲート長を2μｍと
した。この時のFETのgmは大きく15mΩで、ゲ
ート・ゼロバイアス時は50mAの電流であつた。
他方、FET４はソース・ドレイン間距離を9μｍ、
ゲート長さ3μｍとした。このFETのgmは10mΩ
で、ゲートゼロバイアス時に70mAの電流が得ら
れた。
の如き次様とした。即ち、一方のFET５はソー
ス・ドレイン間距離を6μｍ、ゲート長を2μｍと
した。この時のFETのgmは大きく15mΩで、ゲ
ート・ゼロバイアス時は50mAの電流であつた。
他方、FET４はソース・ドレイン間距離を9μｍ、
ゲート長さ3μｍとした。このFETのgmは10mΩ
で、ゲートゼロバイアス時に70mAの電流が得ら
れた。
本発明の原理の説明の個所で述べた如く動作さ
せることによつて、極めて良好に半導体レーザー
素子を変調させることができた。即ちFET４に
62mAを流し、たとえばTTL
（transistortransistor logic）回路の出力信号を
パルス反転させて、FET５のゲート７に入力す
ることによりIth＝60mAの半導体レーザー素子を
1.8GHzで変調することができた。
せることによつて、極めて良好に半導体レーザー
素子を変調させることができた。即ちFET４に
62mAを流し、たとえばTTL
（transistortransistor logic）回路の出力信号を
パルス反転させて、FET５のゲート７に入力す
ることによりIth＝60mAの半導体レーザー素子を
1.8GHzで変調することができた。
又、本発明はGaAs−GaAlAs系材料に限らず、
他の半導体材料によつても実現出来ることはいう
までもない。
他の半導体材料によつても実現出来ることはいう
までもない。
たとえば、次の様な構成によつて本発明の半導
体発光素子を実現出来る。
体発光素子を実現出来る。
基本的工程は前述の例と同様であるので簡潔に
主な構成を説明する。
主な構成を説明する。
成長用半導体基板は（100）面を上面に持つ
InP基板（Snドープ、３×1018／cm3）を3μｍの厚
に、第２の半導体層としてｐ型In0.73Ga0.27As0.59
P0.41層（Znドープ、ｐ１×1018／cm3）を0.2μｍ
の厚さに、第３の半導体層としてｐ型InP層（Zn
ドープ、ｐ２×1018／cm3）を2μｍの厚さに、第
４の半導体層としてInP層（ｐ1014／cm3）の2μ
ｍの厚さに、第５の半導体層としてｎ型InP層
（Snドープ、ｎ１×1017／cm3）を0.2μｍの厚さ
に液相エピタキシヤル成長を行なう。
InP基板（Snドープ、３×1018／cm3）を3μｍの厚
に、第２の半導体層としてｐ型In0.73Ga0.27As0.59
P0.41層（Znドープ、ｐ１×1018／cm3）を0.2μｍ
の厚さに、第３の半導体層としてｐ型InP層（Zn
ドープ、ｐ２×1018／cm3）を2μｍの厚さに、第
４の半導体層としてInP層（ｐ1014／cm3）の2μ
ｍの厚さに、第５の半導体層としてｎ型InP層
（Snドープ、ｎ１×1017／cm3）を0.2μｍの厚さ
に液相エピタキシヤル成長を行なう。
半導体レーザー部の電極取り出し部にＺを拡散
することは前述の例と同様である。
することは前述の例と同様である。
また、レーザー部のｐ側電極はAu−Zn電極、
ｎ側電極はAu−Ge電極、ゲート電極はCr−Au
によるシヨツトキー電極、ソースおよびドレイン
はAu−Ge電極を用いる。
ｎ側電極はAu−Ge電極、ゲート電極はCr−Au
によるシヨツトキー電極、ソースおよびドレイン
はAu−Ge電極を用いる。
この結果、発振波長1.3μｍ、しきい電流
100mAの半導体発光素子が実現出来、2GHで変
調することができる。
100mAの半導体発光素子が実現出来、2GHで変
調することができる。
実施例 ２
第１５図から第１７図は本発明の別の実施例を
示す製造工程図である。この例の平面図は第７図
と同様である。
示す製造工程図である。この例の平面図は第７図
と同様である。
（100）面を上面に持つｎ型GaAs基板（電子
濃度ｎ1018／cm3）41面上にｎ−Ga0.65Al0.35As
層（ｎ〜1018／cm3、厚さ1.6μｍ）４２、ｎ−
Ga0.95Al0.05As層（ｎ〜1017／cm3、厚さ0.1μｍ）４
３、ｐ−Ga0.65Al0.35As層（ｐ〜５×1018／cm3、
厚さ2μｍ）４４の各層を成長させる。第１５図
はこの状態を示す。
濃度ｎ1018／cm3）41面上にｎ−Ga0.65Al0.35As
層（ｎ〜1018／cm3、厚さ1.6μｍ）４２、ｎ−
Ga0.95Al0.05As層（ｎ〜1017／cm3、厚さ0.1μｍ）４
３、ｐ−Ga0.65Al0.35As層（ｐ〜５×1018／cm3、
厚さ2μｍ）４４の各層を成長させる。第１５図
はこの状態を示す。
第３の半導体層４４面上に厚さ5000ÅのSiO2
膜をCVD法で形成する。このSiO2膜を周知のフ
オトリソグラフイー技術で幅5μｍのストライプ
状に食刻する。このSiO2膜をマスクとして半導
体層４２，４３，４４を食刻液りん酸、過酸化水
素、水の混合液で食刻する。
膜をCVD法で形成する。このSiO2膜を周知のフ
オトリソグラフイー技術で幅5μｍのストライプ
状に食刻する。このSiO2膜をマスクとして半導
体層４２，４３，４４を食刻液りん酸、過酸化水
素、水の混合液で食刻する。
再度液相エピタキシヤル法に依つて第４の半導
体層４５として厚さ2.5μｍのｐ−Ga0.6Al0.4As層
（正孔濃度ｐ〜1014／cm3）および第５の半導体層
４６として厚さ0.3μｍのｎ−GaAs層（ｎ〜１×
1017／cm3）を成長させる。
体層４５として厚さ2.5μｍのｐ−Ga0.6Al0.4As層
（正孔濃度ｐ〜1014／cm3）および第５の半導体層
４６として厚さ0.3μｍのｎ−GaAs層（ｎ〜１×
1017／cm3）を成長させる。
実施例１と同様にパツシベーシヨン膜として
SiO2膜５３、電極４７，４８，４９、および５
０、および電極４９と電極５０の短絡部５２等を
形成する。材料も前述のもので良い。
SiO2膜５３、電極４７，４８，４９、および５
０、および電極４９と電極５０の短絡部５２等を
形成する。材料も前述のもので良い。
更に半導体基板４１の裏面にｎ側電極５１を形
成し、最後にレーザー光の進行方向と垂直な面で
結晶を劈開し光共振器を構成する。レーザー長は
300μｍとした。
成し、最後にレーザー光の進行方向と垂直な面で
結晶を劈開し光共振器を構成する。レーザー長は
300μｍとした。
こうして半導体発光素子が完成する。第１７図
がこの時の素子断面図である。
がこの時の素子断面図である。
作製したレーザーのしきい電流値は10−30mA
で、ゲート電圧を０〜−0.6Vの範囲で変化する
ことにより、出力を3mW〜0mWの範囲で変化さ
せることが出来た。
で、ゲート電圧を０〜−0.6Vの範囲で変化する
ことにより、出力を3mW〜0mWの範囲で変化さ
せることが出来た。
上述してきた第１１図や第１７図の構成では、
半導体レーザ要素及びスイツチ素子の上部電極を
該略同一面上に形成しているため、これらの部分
を加工する際に用いるフオトリソグラフイ法に特
に適しており、これらの微細加工が可能となる。
微細加工により更に行速変調に適した半導体発光
素子を得ることができる。
半導体レーザ要素及びスイツチ素子の上部電極を
該略同一面上に形成しているため、これらの部分
を加工する際に用いるフオトリソグラフイ法に特
に適しており、これらの微細加工が可能となる。
微細加工により更に行速変調に適した半導体発光
素子を得ることができる。
また第１８図や、第１９図に示す等価回路の半
導体発光素子もこれまでの例と同様の趣旨を達成
出来るものである。第１９図は、半導体レーザー
素子１に対し、２個のFET１６，１７が並列し
て集積化して設けられている。抵抗１４を介して
２個のFETのドレイン電極に電圧をかける。
FET１６に直流バイアスを加え電流値が半導体
レーザー１の発振しきい値よりわずかに下まわる
様に調節する。FET１７のゲートに負のパルス
信号を入れることにより、FET１７が高抵抗と
なり半導体レーザー側の電流が増加し、ゲート発
振がおこる。第２０図はこの例の平面図である。
１２１，１２５はドレイン電極、１２２，１２６
は電極、１２３，１２７はソース電極、１２４，
１２８は半導体レーザー素子のｐ側電極１２９と
接続する配線である。１２９は抵抗を介して電源
に接続される。１３０はFETのソース電極を短
絡して接地するための配線である。
導体発光素子もこれまでの例と同様の趣旨を達成
出来るものである。第１９図は、半導体レーザー
素子１に対し、２個のFET１６，１７が並列し
て集積化して設けられている。抵抗１４を介して
２個のFETのドレイン電極に電圧をかける。
FET１６に直流バイアスを加え電流値が半導体
レーザー１の発振しきい値よりわずかに下まわる
様に調節する。FET１７のゲートに負のパルス
信号を入れることにより、FET１７が高抵抗と
なり半導体レーザー側の電流が増加し、ゲート発
振がおこる。第２０図はこの例の平面図である。
１２１，１２５はドレイン電極、１２２，１２６
は電極、１２３，１２７はソース電極、１２４，
１２８は半導体レーザー素子のｐ側電極１２９と
接続する配線である。１２９は抵抗を介して電源
に接続される。１３０はFETのソース電極を短
絡して接地するための配線である。
以上述べたきた通り、本発明によれば、半導体
レーザー要素と、スイツチ素子とを高抵抗半導体
層により絶縁し、素子自体のCR時定数の小さな
構造とするため、半導体レーザー要素を高速に変
調することが可能となる。
レーザー要素と、スイツチ素子とを高抵抗半導体
層により絶縁し、素子自体のCR時定数の小さな
構造とするため、半導体レーザー要素を高速に変
調することが可能となる。
第１図、第２図は半導体レーザーとFETを集
積化した複合素子の等価回路を示す図、第３図、
第４図はレーザー・ダイオード電流に対する光出
力の特性とFETの電流値との関係を説明する図、
第５図は本発明の半導体発光素子の等価回路を示
す図、第６図は本発明の半導体発光素子のレーザ
ー素子の電流−光出力特性とFETの電流値との
関係を説明する図、第７図、第８図は各々本発明
の半導体発光素子の平面図および断面図、第９図
より第１４図までは本発明の半導体発光素子の製
造工程を示す素子断面図、第１５図より第１７図
までは本発明の別の実施例の製造工程を示す素子
断面図、第２０図は素子平面図、第１８図、第１
９図は本発明の別の実施例の素子の等価回路を示
す図である。 １……半導体レーザー素子、２，４，５……
FET、２１……半導体基板、２２，２３，２４，
２５，２６……半導体層、３２……Zn拡散領域、
３５……ドレイン電極、３６……ソース電極、３
７……ゲート電極、４０……ｎ側電極。
積化した複合素子の等価回路を示す図、第３図、
第４図はレーザー・ダイオード電流に対する光出
力の特性とFETの電流値との関係を説明する図、
第５図は本発明の半導体発光素子の等価回路を示
す図、第６図は本発明の半導体発光素子のレーザ
ー素子の電流−光出力特性とFETの電流値との
関係を説明する図、第７図、第８図は各々本発明
の半導体発光素子の平面図および断面図、第９図
より第１４図までは本発明の半導体発光素子の製
造工程を示す素子断面図、第１５図より第１７図
までは本発明の別の実施例の製造工程を示す素子
断面図、第２０図は素子平面図、第１８図、第１
９図は本発明の別の実施例の素子の等価回路を示
す図である。 １……半導体レーザー素子、２，４，５……
FET、２１……半導体基板、２２，２３，２４，
２５，２６……半導体層、３２……Zn拡散領域、
３５……ドレイン電極、３６……ソース電極、３
７……ゲート電極、４０……ｎ側電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この半導体基板上に積層され
た第１の半導体層と、第２の半導体層と、第３の
半導体層とを有し、上記第１の半導体層と上記第
３の半導体層は異導電型であり、かつ上記第２の
半導体層に比較し相対的に屈折率が小さく、相対
的に禁制帯幅が大きい半導体レーザー要素と、上
記半導体レーザー要素にレーザー発振しきい値近
傍の電流を供給するための第１のスイツチ素子
と、上記半導体レーザに外部入力によりレーザー
光の変調を行うための信号を供給する第２のスイ
ツチ素子とを有し、上記２つのスイツチ素子は高
抵抗半導体層を介して上記半導体レーザー要素と
絶縁されていることを特徴とする半導体発光素
子。 ２ 特許請求の範囲第１項に記載の半導体発光素
子において、上記高抵抗半導体層は前記半導体基
板上に形成された高抵抗の第４の半導体層である
ことを特徴とする半導体発光素子。 ３ 特許請求の範囲第１項若しくは第２項に記載
の半導体発光素子において、前記スイツチ素子は
電界効果型トランジスタで成り、これら２つのス
イツチ素子のソース（又はドレイン）相互を短絡
しかつ前記半導体レーザー要素のｐ側電極に接続
し、ドレイン（又はソース）相互を短絡しかつ外
部入力用としたことを特徴とする半導体発光素
子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14657879A JPS5670681A (en) | 1979-11-14 | 1979-11-14 | Semiconductor luminous element |
| US06/204,231 US4366567A (en) | 1979-11-14 | 1980-11-05 | Semiconductor laser device |
| DE8080107031T DE3072032D1 (en) | 1979-11-14 | 1980-11-13 | Semiconductor laser device |
| EP80107031A EP0029228B1 (en) | 1979-11-14 | 1980-11-13 | Semiconductor laser device |
| CA000364710A CA1152197A (en) | 1979-11-14 | 1980-11-14 | Semiconductor laser device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14657879A JPS5670681A (en) | 1979-11-14 | 1979-11-14 | Semiconductor luminous element |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9811188A Division JPS63301583A (ja) | 1988-04-22 | 1988-04-22 | 半導体発光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5670681A JPS5670681A (en) | 1981-06-12 |
| JPS6359277B2 true JPS6359277B2 (ja) | 1988-11-18 |
Family
ID=15410858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14657879A Granted JPS5670681A (en) | 1979-11-14 | 1979-11-14 | Semiconductor luminous element |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4366567A (ja) |
| EP (1) | EP0029228B1 (ja) |
| JP (1) | JPS5670681A (ja) |
| CA (1) | CA1152197A (ja) |
| DE (1) | DE3072032D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0653868U (ja) * | 1992-12-24 | 1994-07-22 | ハン ヤン ケミカル コーポレイション | エア注入用バルブ装置 |
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