JPS6358493B2 - - Google Patents
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- JPS6358493B2 JPS6358493B2 JP56104133A JP10413381A JPS6358493B2 JP S6358493 B2 JPS6358493 B2 JP S6358493B2 JP 56104133 A JP56104133 A JP 56104133A JP 10413381 A JP10413381 A JP 10413381A JP S6358493 B2 JPS6358493 B2 JP S6358493B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Description
【発明の詳細な説明】
この発明は相補型MOSトランジスタによつて
構成された、シユミツトトリガ回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a Schmitt trigger circuit constructed of complementary MOS transistors.
第１図はシユミツトトリガ回路の一般的な入出
力特性を示す図である。この回路の入出力特性
は、まず入力信号電圧VINがＯのとき出力信号電
圧VOUTは電源電圧VDDになつていて、次にVIN＝
Ｏの状態からVINの値を順次上昇させていき、
VINの値が低い側のしきい値電圧VthLを通り過ぎ
て高い側のしきい値電圧VthHに達すると出力信号
電圧VOUTはほぼＯに近い値に反転し、出力電圧
が反転した後に今度はVINの値を順次低下させて
いき、VINの値が高い側のしきい値電圧VthHを通
り過ぎて低い側のしきい値電圧VthLに達すると出
力信号電圧VOUTは再びVDDに反転するというヒス
テリシス特性を有するものであり、このような入
出力特性をもつシユミツトトリガ回路は種々の回
路に利用されている。なお、上記両しきい値電圧
VthL，VthHは、特に反転しきい値電圧と称されて
いる。 FIG. 1 is a diagram showing general input/output characteristics of a Schmitt trigger circuit. The input/output characteristics of this circuit are that, first, when the input signal voltage V IN is O, the output signal voltage V OUT becomes the power supply voltage V DD , and then V IN =
Sequentially increase the value of V IN from the state of O,
When the value of V IN passes the low side threshold voltage V thL and reaches the high side threshold voltage V thH , the output signal voltage V OUT inverts to a value close to O, and after the output voltage is inverted, This time, the value of V IN is successively lowered, and when the value of V IN passes the higher threshold voltage V thH and reaches the lower threshold voltage V thL , the output signal voltage V OUT becomes V again. It has a hysteresis characteristic of inverting to DD , and Schmitt trigger circuits with such input/output characteristics are used in various circuits. In addition, both threshold voltages mentioned above
V thL and V thH are especially called inversion threshold voltages.
ところで、上記第１図に示すような入出力特性
をもつシユミツトトリガ回路は、従来では第２図
ないし第４図に示すように構成されている。第２
図に示すものは、２個のインバータ１，２と２個
の抵抗３，４によつて構成され、このうち２個の
抵抗３，４の抵抗比によつて上記両反転しきい値
電圧VthL，VthHが決定される。この回路は抵抗を
用いているために入力インピーダンスが低く、か
つ抵抗値のばらつきも大きいために入力インピー
ダンスもばらつき、集積化した場合に一様なヒス
テリシス特性が得られないという欠点がある。 Incidentally, a Schmitt trigger circuit having input/output characteristics as shown in FIG. 1 has conventionally been constructed as shown in FIGS. 2 to 4. Second
The one shown in the figure is composed of two inverters 1, 2 and two resistors 3, 4, and the resistance ratio of the two resistors 3, 4 determines the above-mentioned inversion threshold voltage V thL and V thH are determined. Since this circuit uses a resistor, the input impedance is low, and since the resistance value varies widely, the input impedance also varies, and it has the disadvantage that uniform hysteresis characteristics cannot be obtained when integrated.
第３図に示すものは、上記両抵抗３，４の接続
点と電源電圧VDD印加点との間にもう１個の抵抗
５を追加挿入して、インバータ１の回路しきい値
電圧の移動を可能としたものであるが、第２図の
ものと同様に入力インピーダンスが低く、かつば
らつくために、集積化した場合に一様なヒステリ
シス特性が得られないという欠点がある。 In the case shown in FIG. 3, another resistor 5 is additionally inserted between the connection point of the above-mentioned resistors 3 and 4 and the point where the power supply voltage V DD is applied, and the circuit threshold voltage of the inverter 1 is shifted. However, like the one shown in FIG. 2, the input impedance is low and variable, so it has the disadvantage that uniform hysteresis characteristics cannot be obtained when integrated.
第４図に示すものは抵抗を一切用いずに、
MOSインバータ１１〜１３およびMOSトランジ
スタを用いた伝送ゲート１４によつて回路を構成
することにより入力インピーダンスの影響をなく
すようにしたものである。したがつて集積化した
場合に一様なヒステリシス特性は得られるが、伝
送ゲート１４を構成するMOSトランジスタのバ
ツクゲートバイアスの影響およびこの伝送ゲート
１４のソース、ドレインに生じる寄生容量の影響
によつて高速動作させるには適さないという欠点
がある。 The one shown in Figure 4 does not use any resistance,
The influence of input impedance is eliminated by configuring a circuit with MOS inverters 11 to 13 and a transmission gate 14 using MOS transistors. Therefore, uniform hysteresis characteristics can be obtained when integrated, but due to the influence of the back gate bias of the MOS transistor constituting the transmission gate 14 and the influence of parasitic capacitance occurring at the source and drain of the transmission gate 14. The drawback is that it is not suitable for high-speed operation.
また第４図回路では合計８個のMOSトランジ
スタを必要としている。したがつて従来では、よ
り素子数の少ない回路が望まれている。 Further, the circuit of FIG. 4 requires a total of eight MOS transistors. Therefore, conventionally, a circuit with a smaller number of elements has been desired.
そこでさらに従来では、集積化した場合に一様
なヒステリシス特性が得られ、かつ素子数が少な
くしかも高速動作に適したシユミツトトリガ回路
が考えられている。第５図はその構成を示すもの
であり、正極性の電位VDD印加点と接地電位（基
準電圧）印加点との間はＰチヤネルMOSトラン
ジスタ（以下Ｐ−MOSTと略称する）３１とＮ
チヤネルMOSトランジスタ（以下Ｎ−MOSTと
略称する）３２が直列接続されている。そして上
記Ｐ−MOST３１およびＮ−MOST３２の両ゲ
ートが共通接続されてここに入力信号INが与え
られる。また上記Ｐ−MOST３１とＮ−MOST
３２の直列接続点である回路点（第１の出力点）
３３と上記電位VDD印加点との間にはＰ−MOST
３４が挿入され、回路点３３と上記接地電位印加
点との間にはＮ−MOST３５が挿入されている。
そしてまた、上記回路点３３にはＣ−MOSイン
バータ３６の入力端が接続され、回路点３３の信
号がこのＣ−MOSインバータ３６に与えられる。
上記Ｃ−MOSインバータ３６の出力信号はこの
回路の出力信号OUTとして外部に出力されると
共に、上記Ｐ−MOST３４およびＮ−MOST３
５の両ゲートに与えられる。 Therefore, in the past, Schmitt trigger circuits have been considered that can provide uniform hysteresis characteristics when integrated, have a small number of elements, and are suitable for high-speed operation. FIG. 5 shows its configuration. Between the positive potential V DD application point and the ground potential (reference voltage) application point are a P channel MOS transistor (hereinafter abbreviated as P-MOST) 31 and an N
Channel MOS transistors (hereinafter abbreviated as N-MOST) 32 are connected in series. Both gates of the P-MOST 31 and N-MOST 32 are connected in common, and an input signal IN is applied thereto. Also, the above P-MOST31 and N-MOST
32 series connection points (first output point)
P-MOST is connected between 33 and the above potential V DD application point.
34 is inserted, and an N-MOST 35 is inserted between the circuit point 33 and the ground potential application point.
Further, the input terminal of a C-MOS inverter 36 is connected to the circuit point 33, and the signal at the circuit point 33 is applied to this C-MOS inverter 36.
The output signal of the C-MOS inverter 36 is outputted to the outside as the output signal OUT of this circuit, and the P-MOST 34 and N-MOST 3
5 is given to both gates.
上記第５図において、Ｐ−MOST３１とＮ−
MOST３２はＣ−MOSインバータ３７を、Ｐ−
MOST３４とＮ−MOST３５はもう一つのＣ−
MOSインバータ３８をそれぞれ構成するために、
この第５図回路の等価回路は第６図に示す通りで
ある。 In FIG. 5 above, P-MOST31 and N-
MOST32 connects C-MOS inverter 37 to P-
MOST34 and N-MOST35 are another C-
In order to configure each MOS inverter 38 ,
The equivalent circuit of the circuit of FIG. 5 is as shown in FIG.
また第５図回路において、VDD＝５（Ｖ）の場
合に、低い側の反転しきい値電圧VthLを1.5（Ｖ）
に調整するためにＰ−MOST３１とＮ−MOST
３５のコンダクタンス（gm）比が所定の値に設
定され、また高い側の反転しきい値電圧VthHを
3.5（Ｖ）に調整するためにＰ−MOST３４とＮ−
MOST３２のコンダクタンス比が所定の値に設
定されている。 In addition, in the circuit shown in Figure 5, when V DD = 5 (V), the lower inversion threshold voltage V thL is set to 1.5 (V).
P-MOST31 and N-MOST to adjust to
The conductance (gm) ratio of 35 is set to a predetermined value, and the high side inversion threshold voltage V thH is
P-MOST34 and N- to adjust to 3.5 (V)
The conductance ratio of MOST32 is set to a predetermined value.
次に上記のように構成された回路の動作を第７
図に示す波形図を用いて説明する。まず、入力信
号INが０（Ｖ）一定になつているとき、Ｐ−
MOST３１がオン状態、Ｎ−MOST３２がカツ
トオフ状態となり、回路点３３は高レベル（VDD
レベル＝５（Ｖ））となる。Ｃ−MOSインバータ
３６は通常のインバータであり回路しきい値電圧
VthCは電源電圧VDDの1/2、すなわち2.5（Ｖ）であ
るために、出力信号OUTは低レベル（０（Ｖ））
になる。上記信号OUTはＰ−MOST３４、Ｎ−
MOST３５はそれぞれのゲート入力となるため
に、Ｐ−MOST３４はオン状態、Ｎ−MOST３
５はカツトオフ状態となる。 Next, the operation of the circuit configured as described above will be explained in the seventh section.
This will be explained using the waveform diagram shown in the figure. First, when the input signal IN is constant at 0 (V), P-
MOST31 is in the on state, N-MOST32 is in the cut-off state, and the circuit point 33 is at a high level (V DD
Level = 5 (V)). The C-MOS inverter 36 is a normal inverter, and the circuit threshold voltage
Since V thC is 1/2 of the power supply voltage V DD , or 2.5 (V), the output signal OUT is low level (0 (V)).
become. The above signal OUT is P-MOST34, N-
Since MOST35 becomes the respective gate input, P-MOST34 is in the on state and N-MOST3 is in the on state.
5 is in the cut-off state.
次に上記の状態から入力信号INの電圧が順次
上昇していくとする。入力信号INの電圧がＮ−
MOST３２の素子しきい値電圧VthNに近ずくと、
Ｎ−MOST３２はカツトオフ状態からしだいに
オン状態に遷移して電流が流れ始める。このとき
Ｎ−MOST３２のオン抵抗は、極めて大きな値
からある低い値に向つて小さくなり始める。いま
仮にＰ−MOST３４とＮ−MOST３５がないと
すると、Ｃ−MOSインバータ３７は通常のＣ−
MOSインバータと同様にINが1/2VDDに達した時
にＰ−MOST３１とＮ−MOST３２のオン抵抗
がほぼ等しくなり、回路点３３の電圧は1/2VDD
となつてＣ−MOSインバータ３６の出力信号は
０（Ｖ）に反転する。ところが、Ｐ−MOST３
４、Ｎ−MOST３５が設けられているために、
Ｐ−MOST３１とＮ−MOST３２のオン抵抗が
等しくなりつつあるときでも、Ｐ−MOST３４
のオン抵抗は信号OUTが０（Ｖ）を維持している
限り極めて小さくむしろこのＰ−MOST３４の
オン抵抗とＮ−MOST３２のオン抵抗との比に
よつて回路点３３の電圧レベルが決定され、この
値は５（Ｖ）近傍の値となり、したがつてＣ−
MOSインバータ３６は反転しない。 Next, assume that the voltage of the input signal IN increases sequentially from the above state. The voltage of input signal IN is N-
When approaching the device threshold voltage V thN of MOST32,
The N-MOST 32 gradually transitions from the cutoff state to the on state, and current begins to flow. At this time, the on-resistance of the N-MOST 32 begins to decrease from an extremely large value to a certain low value. Now, if P-MOST 34 and N-MOST 35 are not present, C-MOS inverter 37 will be replaced by normal C-MOS inverter 37.
Similar to a MOS inverter, when IN reaches 1/2V DD , the on-resistances of P-MOST31 and N-MOST32 become almost equal, and the voltage at circuit point 33 becomes 1/2V DD.
Therefore, the output signal of the C-MOS inverter 36 is inverted to 0 (V). However, P-MOST3
4. Because N-MOST35 is provided,
Even when the on-resistances of P-MOST31 and N-MOST32 are becoming equal, P-MOST34
The on-resistance of is extremely small as long as the signal OUT is maintained at 0 (V). Rather, the voltage level at the circuit point 33 is determined by the ratio of the on-resistance of the P-MOST 34 and the on-resistance of the N-MOST 32. This value is close to 5 (V), so C-
MOS inverter 36 is not inverted.
次に入力信号INの電圧がさらに上昇し、予め
調整されたこの回路の高い側の反転しきい値電圧
VthH（＝3.5（Ｖ））に近ずくと、Ｎ−MOST３２の
オン抵抗は極めて小さな値となり、ほぼＰ−
MOST３４のものと等しい値となる。したがつ
て、このときには、回路点３３の電圧レベルは５
（Ｖ）から2.5（Ｖ）に漸近し、これによつてＣ−
MOSインバータ３６は反転し始める。そして入
力信号INの電圧が3.5（Ｖ）を越えると、Ｐ−
MOST３４とＮ−MOST３２とのオン抵抗比は
逆転して回路点３３の電圧レベルは2.5（Ｖ）以下
になる。これによつてＣ−MOSインバータ３６
は完全に反転し、出力信号OUTは０（Ｖ）から
VDD、すなわち５（Ｖ）に立上る。この後、Ｐ−
MOST３４はカツトオフ状態となつてそのオン
抵抗は極めて大きくなり、Ｎ−MOST３５はオ
ン状態となつてそのオン抵抗は極めて小さくなる
ため、回路点３３と出力信号OUTとは正帰還状
態となつて出力信号OUTは急激に５（Ｖ）に近ず
く。 Then the voltage of the input signal IN is further increased, and the pre-adjusted high-side inversion threshold voltage of this circuit
As it approaches V thH (=3.5 (V)), the on-resistance of N-MOST32 becomes extremely small and almost P-
The value is the same as that of MOST34. Therefore, at this time, the voltage level at circuit point 33 is 5.
(V) to 2.5(V), and thereby C-
MOS inverter 36 begins to invert. When the voltage of input signal IN exceeds 3.5 (V), P-
The on-resistance ratios of MOST 34 and N-MOST 32 are reversed, and the voltage level at circuit point 33 becomes 2.5 (V) or less. As a result, the C-MOS inverter 36
is completely inverted, and the output signal OUT changes from 0 (V)
V DD , that is, rises to 5 (V). After this, P-
MOST34 enters the cut-off state and its on-resistance becomes extremely large, and N-MOST35 enters the on-state and its on-resistance becomes extremely small, so that the circuit point 33 and the output signal OUT enter a positive feedback state and the output signal OUT rapidly approaches 5 (V).
一方、入力信号INが５（Ｖ）一定になつている
とき、Ｎ−MOST３５はオン状態でありそのオ
ン抵抗は極めて小さく、またＰ−MOST３４は
カツトオフでありそのオン抵抗は極めて大きい。
この状態で入力信号INの電圧が順次低下してい
き、2.5（Ｖ）近傍の値になつてＰ−MOST３１の
オン抵抗とＮ−MOST３２のオン抵抗とがほぼ
等しくなりつつあるときでも、Ｎ−MOST３５
のオン抵抗は信号OUTが５（Ｖ）を維持している
限り極めて小さく、むしろこのＮ−MOST３５
のオン抵抗とＰ−MOST３１のオン抵抗との比
によつて回路点３３の電圧レベルが決定され、こ
の値は０（Ｖ）近傍の値となる。したがつてＣ−
MOSインバータ３６は反転しない。 On the other hand, when the input signal IN is constant at 5 (V), the N-MOST 35 is on and its on-resistance is extremely small, and the P-MOST 34 is cut-off and its on-resistance is extremely large.
In this state, the voltage of the input signal IN gradually decreases, reaching a value near 2.5 (V), and even when the on-resistance of P-MOST31 and the on-resistance of N-MOST32 are becoming almost equal, N- MOST35
The on-resistance of N-MOST35 is extremely small as long as the signal OUT is maintained at 5 (V).
The voltage level at the circuit point 33 is determined by the ratio between the on-resistance of the P-MOST 31 and the on-resistance of the P-MOST 31, and this value is close to 0 (V). Therefore C-
MOS inverter 36 is not inverted.
次に入力信号INの電圧がさらに降下し、予め
調整されたこの回路の低い側の反転しきい値電圧
VthL（＝1.5（Ｖ））に近ずくと、Ｐ−MOST３１の
オン抵抗は極めて小さな値となり、ほぼＮ−
MOST３５のものと等しい値となる。したがつ
て、このときには、回路点３３の電圧レベルは０
（Ｖ）から2.5（Ｖ）に漸近し、これによつてＣ−
MOSインバータ３６は反転し始める。そして入
力信号INの電圧が1.5（Ｖ）よりも下がると、Ｐ
−MOST３１とＮ−MOST３５とのオン抵抗比
は逆転して回路点３３の電圧レベルは2.5（Ｖ）以
上になる。これによつてＣ−MOSインバータ３
６は完全に反転し、出力信号OUTは５（Ｖ）から
０（Ｖ）に立下る。この後、Ｐ−MOST３４はオ
ン状態となつてそのオン抵抗は極めて小さくな
り、Ｎ−MOST３５はカツトオフ状態となつて
そのオン抵抗は極めて大きくなるため、回路点３
３と出力信号OUTとは再び正帰還状態となつて
出力信号OUTは急激に０（Ｖ）に近ずく。 Then the voltage of the input signal IN drops further and the pre-adjusted lower inversion threshold voltage of this circuit
As it approaches V thL (=1.5 (V)), the on-resistance of P-MOST31 becomes extremely small, almost N-
The value is the same as that of MOST35. Therefore, at this time, the voltage level at circuit point 33 is 0.
(V) to 2.5(V), and thereby C-
MOS inverter 36 begins to invert. When the voltage of input signal IN drops below 1.5 (V), P
The on-resistance ratios of the -MOST 31 and the N-MOST 35 are reversed, and the voltage level at the circuit point 33 becomes 2.5 (V) or more. As a result, the C-MOS inverter 3
6 is completely inverted, and the output signal OUT falls from 5 (V) to 0 (V). After this, the P-MOST34 enters the on state and its on-resistance becomes extremely small, and the N-MOST35 enters the cut-off state and its on-resistance becomes extremely large, so that the circuit point 3
3 and the output signal OUT are in a positive feedback state again, and the output signal OUT rapidly approaches 0 (V).
以下同様に、入力信号INの電圧が０（Ｖ）から
順次上昇し高い側の反転しきい値電圧3.5（Ｖ）に
達すると出力信号OUTの電圧は５（Ｖ）に反転
し、今度は５（Ｖ）から順次降下し低い側の反転
しきい値電圧1.5（Ｖ）以下になると出力信号
OUTの電圧は０（Ｖ）に反転して、入力信号IN
に対して出力信号OUTはヒステリシス特性をも
つことになる。 Similarly, when the voltage of the input signal IN increases sequentially from 0 (V) and reaches the higher inversion threshold voltage of 3.5 (V), the voltage of the output signal OUT is inverted to 5 (V), and this time it is 5 (V). (V), and when the inversion threshold voltage on the lower side reaches 1.5 (V) or less, the output signal
The voltage of OUT is inverted to 0 (V) and the input signal IN
In contrast, the output signal OUT has hysteresis characteristics.
ところで上記第５図回路において、入力信号
INはＰ−MOST３１およびＮ−MOST３２の両
ゲートに与えられるために入力インピーダンスは
極めて高くなる。また素子数を比較した場合、第
４図回路および第５図回路ではそれぞれ８個の
MOSトランジスタを必要とするが、第５図回路
では６個で済む。 By the way, in the circuit shown in Figure 5 above, the input signal
Since IN is applied to both the gates of P-MOST 31 and N-MOST 32, the input impedance becomes extremely high. Also, when comparing the number of elements, the circuit in Figure 4 and the circuit in Figure 5 each have 8 elements.
Although MOS transistors are required, the circuit shown in FIG. 5 only requires six.
さらに回路点３３と電位VDD印加点あるいは接
地電位点との間には１個のMOSトランジスタし
か挿入されていないので、この回路点３３におけ
る寄生容量も小さく、したがつて信号遅れが少な
く高速動作に適している。 Furthermore, since only one MOS transistor is inserted between the circuit point 33 and the potential V DD application point or the ground potential point, the parasitic capacitance at this circuit point 33 is also small, resulting in high-speed operation with little signal delay. suitable for
しかしながら、この第５図のシユミツトトリガ
回路の場合、低い側のしきい値電圧VthLはＰ−
MOST３１とＮ−MOST３５のコンダクタンス
比に基づいて決定され、高い側のしきい値電圧
VthHはＰ−MOST３４とＮ−MOST３２のコン
ダクタンス比に基づいて決定される。ところで、
集積化の際にＰ−MOST及びＮ−MOSTのしき
い値電圧にはそれぞればらつきが発生することが
知られており、しかもＰ−MOSTとＮ−MOST
のしきい値電圧のばらつく方向は互いに逆方向と
なる。このため、MOSTのしきい値電圧にばら
つきが発生した場合に低い側のしきい値電圧VthL
と高い側のしきい値電圧VthHとが変動するという
問題がある。 However, in the case of the Schmitt trigger circuit shown in FIG. 5, the lower threshold voltage V thL is P-
The higher threshold voltage is determined based on the conductance ratio of MOST31 and N-MOST35.
V thH is determined based on the conductance ratio of P-MOST 34 and N-MOST 32. by the way,
It is known that variations occur in the threshold voltages of P-MOST and N-MOST during integration, and
The directions of variations in the threshold voltages are opposite to each other. Therefore, if there is a variation in the MOST threshold voltage, the lower threshold voltage V thL
There is a problem in that the threshold voltage V thH on the high side fluctuates.
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、集積化した場合に一
様なヒステリシス特性が得られ、しかも各MOS
トランジスタのしきい値電圧にばらつきが発生し
た場合でも低い側のしきい値電圧と高い側のしき
い値電圧の変動を防止することができるシユミツ
トトリガ回路を提供することにある。 This invention was made in consideration of the above-mentioned circumstances, and its purpose is to obtain uniform hysteresis characteristics when integrated, and to achieve uniform hysteresis characteristics for each MOS.
An object of the present invention is to provide a Schmitt trigger circuit that can prevent variations in the lower threshold voltage and the higher threshold voltage even when variations occur in the threshold voltages of transistors.
以下、図面を参照してこの発明を実施例により
説明する。 Hereinafter, the present invention will be described by way of examples with reference to the drawings.
第８図はこの発明の実施例による構成を示す回
路図である。この実施例回路は、前記第５図に示
す従来回路の前記Ｐ−MOST３４とＮ−MOST
３５それぞれの代りに逆チヤネルのMOSTを用
いるようにしたものである。すなわち、回路点３
３と電位VDD印加点との間にはＮ−MOST４２が
挿入され、回路点３３と接地電位印加点との間に
はＰ−MOST４３が挿入されている。この場合、
上記両MOSTのゲートには前のＣ−MOSインバ
ータ３６の出力信号を反転するＣ−MOSインバ
ータ４４の出力信号が与えられる。この回路では
Ｐ−MOST４２、Ｎ−MOST４３のバツクゲー
ト効果によつて両オン抵抗が高いものとなり、低
電力消費化が期待できる。 FIG. 8 is a circuit diagram showing a configuration according to an embodiment of the present invention. This embodiment circuit is similar to the P-MOST 34 and N-MOST of the conventional circuit shown in FIG.
In this case, the reverse channel MOST is used instead of each of the 35 channels. That is, circuit point 3
An N-MOST 42 is inserted between the circuit point 33 and the point where the potential V DD is applied, and a P-MOST 43 is inserted between the circuit point 33 and the point where the ground potential is applied. in this case,
The output signal of a C-MOS inverter 44 that inverts the output signal of the previous C-MOS inverter 36 is applied to the gates of both MOSTs. In this circuit, the on-resistance of both the P-MOST 42 and the N-MOST 43 becomes high due to the back gate effect, and low power consumption can be expected.
しかもこの実施例回路では、シユミツトトリガ
回路の低い側のしきい値電圧VthLがＰ−MOST
３１とＰ−MOST４３のコンダクタンス比に基
づいて決定され、また、高い側のしきい値電圧
VthHがＮ−MOST３２とＮ−MOST４２のコン
ダクタンス比に基づいて決定される。このため、
トランジスタのしきい値電圧にばらつきが生じ、
コンダクタンスにばらつきが生じた場合でも、Ｐ
−MOST３１，４３のコンダクタンスは同一方
向に変化するために低い側のしきい値電圧VthLは
一定にされる。同様にトランジスタのコンダクタ
ンスにばらつきが生じた場合でも、Ｎ−MOST
３２，４２のコンダクタンスは同一方向に変化す
るために高い側のしきい値電圧VthHも一定にされ
る。すなわち、この実施例のシユミツトトリガ回
路は、しきい値電圧にばらつきが生じても安定に
動作を行なうことになる。 Moreover, in this example circuit, the lower threshold voltage V thL of the Schmitt trigger circuit is P-MOST
It is determined based on the conductance ratio of 31 and P-MOST43, and the threshold voltage on the higher side
V thH is determined based on the conductance ratio of N-MOST 32 and N-MOST 42. For this reason,
Variations occur in the threshold voltage of transistors,
Even if there are variations in conductance, P
- Since the conductances of the MOSTs 31 and 43 change in the same direction, the lower threshold voltage V thL is kept constant. Similarly, even if there are variations in transistor conductance, N-MOST
Since the conductances 32 and 42 change in the same direction, the threshold voltage V thH on the high side is also kept constant. That is, the Schmitt trigger circuit of this embodiment operates stably even if variations occur in the threshold voltage.
以上説明したようにこの発明によれば、集積化
した場合に一様なヒステリシス特性が得られ、し
かもMOSトランジスタのしきい値電圧にばらつ
きが発生しても、ヒステリシス特性の高低両側の
しきい値電圧の変動を防止することができるシユ
ミツトトリガ回路を提供することができる。 As explained above, according to the present invention, uniform hysteresis characteristics can be obtained when integrated, and even if variations occur in the threshold voltages of MOS transistors, the threshold voltages on both the high and low sides of the hysteresis characteristics can be A Schmitt trigger circuit that can prevent voltage fluctuations can be provided.
第１図はシユミツトトリガ回路の一般的な入出
力特性図、第２図ないし第５図はそれぞれ従来の
シユミツトトリガ回路の構成図、第６図は第５図
の従来回路の等価回路図、第７図は上記第５図回
路の動作を説明するための波形図、第８図はこの
発明の一実施列の回路構成図である。
３１，３４，４３……ＰチヤネルMOSトラン
ジスタ（Ｐ−MOST）、３２，３５，４２……Ｎ
チヤネルMOSトランジスタ（Ｎ−MOST）、３
６，４４……Ｃ−MOSインバータ。
Figure 1 is a general input/output characteristic diagram of a Schmitt trigger circuit, Figures 2 to 5 are configuration diagrams of conventional Schmitt trigger circuits, Figure 6 is an equivalent circuit diagram of the conventional circuit shown in Figure 5, and Figure 7. 5 is a waveform diagram for explaining the operation of the circuit shown in FIG. 5, and FIG. 8 is a circuit configuration diagram of one embodiment of the present invention. 31, 34, 43...P channel MOS transistor (P-MOST), 32, 35, 42...N
Channel MOS transistor (N-MOST), 3
6,44...C-MOS inverter.
Claims (1)
されゲートに入力信号が供給される一方チヤネル
の第１のMOSトランジスタと、 上記第１の出力点と他方電位供給点との間に挿
入されゲートに上記入力信号が供給される他方チ
ヤネルの第２のMOSトランジスタと、 上記第１の出力点の信号を反転する第１のイン
バータと、 上記第１のインバータの出力信号を反転する第
２のインバータと、 一方電位供給点と上記第１の出力点との間に挿
入されゲートに上記第２のインバータの出力信号
が供給される他方チヤネルの第３のMOSトラン
ジスタと、 上記第１の出力点と他方電位供給点との間に挿
入されゲートに上記第２のインバータの出力信号
が供給される一方チヤネルの第４のMOSトラン
ジスタとを具備し、 所望する反転しきい値電圧に応じて上記記第１
と第４のMOSトランジスタのコンダクタンス比
及び上記第２と第３のMOSトランジスタのコン
ダクタンス比を設定するように構成したことを特
徴とするシユミツトトリガ回路。[Claims] 1. A first MOS transistor of one channel inserted between a potential supply point and a first output point and having an input signal supplied to its gate; a second MOS transistor of the other channel inserted between the supply point and the gate of which the input signal is supplied; a first inverter that inverts the signal of the first output point; a second inverter that inverts the output signal; and a third MOS transistor of the other channel inserted between one potential supply point and the first output point and whose gate is supplied with the output signal of the second inverter. and a fourth MOS transistor of one channel, which is inserted between the first output point and the other potential supply point, and whose gate is supplied with the output signal of the second inverter, and the fourth MOS transistor is inserted between the first output point and the other potential supply point. According to the threshold voltage, the above-mentioned first
and a fourth MOS transistor, and a conductance ratio between the second and third MOS transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10413381A JPS586620A (en) | 1981-07-03 | 1981-07-03 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10413381A JPS586620A (en) | 1981-07-03 | 1981-07-03 | Schmitt trigger circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586620A JPS586620A (en) | 1983-01-14 |
| JPS6358493B2 true JPS6358493B2 (en) | 1988-11-16 |
Family
ID=14372603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10413381A Granted JPS586620A (en) | 1981-07-03 | 1981-07-03 | Schmitt trigger circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586620A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH047598Y2 (en) * | 1987-03-16 | 1992-02-27 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8301711A (en) * | 1983-05-13 | 1984-12-03 | Philips Nv | COMPLEMENTARY IGFET SWITCH. |
| JPS62165785A (en) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH0188524U (en) * | 1987-12-04 | 1989-06-12 | ||
| JPH0191333U (en) * | 1987-12-07 | 1989-06-15 | ||
| JP2005260601A (en) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | High hysteresis width input circuit |
| JP2005260602A (en) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | High hysteresis width input circuit |
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|---|---|---|---|---|
| JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
| JPS5480058A (en) * | 1977-12-09 | 1979-06-26 | Hitachi Ltd | Schmitt trigger circuit |
-
1981
- 1981-07-03 JP JP10413381A patent/JPS586620A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS586620A (en) | 1983-01-14 |
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