JPS635834B2 - - Google Patents
Info
- Publication number
- JPS635834B2 JPS635834B2 JP9230383A JP9230383A JPS635834B2 JP S635834 B2 JPS635834 B2 JP S635834B2 JP 9230383 A JP9230383 A JP 9230383A JP 9230383 A JP9230383 A JP 9230383A JP S635834 B2 JPS635834 B2 JP S635834B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- circuit
- input terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、不揮発性メモリを用いたメモリ制御
装置に関するものである。
装置に関するものである。
テレビ受信機等において、不揮発性メモリを用
い最終チヤンネルデータ、最終音量データ等をメ
モリに記憶することによつて操作性機能向上を計
る方法が多く採用されてきた。しかしながらロー
エンドモデル等は、このようなメモリを用いない
で必要最小限の機能のみとする場合もある。この
ようにメモリの有無のみが異なるテレビ受信機で
は大部分の回路を共通化するためメモリの有無に
応じた付加回路が必要となり高価になる欠点があ
る。
い最終チヤンネルデータ、最終音量データ等をメ
モリに記憶することによつて操作性機能向上を計
る方法が多く採用されてきた。しかしながらロー
エンドモデル等は、このようなメモリを用いない
で必要最小限の機能のみとする場合もある。この
ようにメモリの有無のみが異なるテレビ受信機で
は大部分の回路を共通化するためメモリの有無に
応じた付加回路が必要となり高価になる欠点があ
る。
〔発明の目的〕
本発明の目的は、上記したような従来の欠点を
なし、付加回路が不要なメモリ制御装置を提供す
るにある。
なし、付加回路が不要なメモリ制御装置を提供す
るにある。
本発明は、不揮発性メモリ内容を読み出す時、
その読み出しデータがすべてＨレベルまたはＬレ
ベルの時は不揮発性メモリが接続されていないと
判断しあらかじめ定められた初期設定用データに
置換え、上記以外は通常の動作を行なうことによ
り自動的にメモリ有無を判断し、回路を簡素化す
るように構成したものである。
その読み出しデータがすべてＨレベルまたはＬレ
ベルの時は不揮発性メモリが接続されていないと
判断しあらかじめ定められた初期設定用データに
置換え、上記以外は通常の動作を行なうことによ
り自動的にメモリ有無を判断し、回路を簡素化す
るように構成したものである。
以下、図面を参照して本発明を説明する。
図は、本発明による一実施例を示すブロツク図
である。１は、メモリの読み出し、書込みを行な
い読み出したデータの判定およびＤ／Ａ変換回路
４へのデータの出力を行なうメモリ制御回路、２
は、メモリ制御回路１のデータと常に一致するよ
うにデータを記憶し、電源オン時にメモリデータ
を読み出し、電源オフ直前の状態にするためにデ
ータを記憶し、メモリ出力以外はハイインピーダ
ンスの出力を持つ不揮発性メモリ、３は、メモリ
制御回路１の入力と不揮発性２の出力との間に接
続され、メモリデータの読み出し期間以外また
は、不揮発性メモリが接続されていない場合メモ
リ制御回路の入力をＨレベルに固定するためのプ
ルアツプ抵抗、４は、メモリ制御回路１からのデ
ータによりデジタル信号をアナログ信号に変換す
るためのＤ／Ａ変換回路、５は、メモリ制御回路
１および不揮発性メモリ２に電源を供給するため
の電源回路である。なお、プルアツプ抵抗３は１
個のみ図示しているが、全データ線に対して各１
個設けられるものである。
である。１は、メモリの読み出し、書込みを行な
い読み出したデータの判定およびＤ／Ａ変換回路
４へのデータの出力を行なうメモリ制御回路、２
は、メモリ制御回路１のデータと常に一致するよ
うにデータを記憶し、電源オン時にメモリデータ
を読み出し、電源オフ直前の状態にするためにデ
ータを記憶し、メモリ出力以外はハイインピーダ
ンスの出力を持つ不揮発性メモリ、３は、メモリ
制御回路１の入力と不揮発性２の出力との間に接
続され、メモリデータの読み出し期間以外また
は、不揮発性メモリが接続されていない場合メモ
リ制御回路の入力をＨレベルに固定するためのプ
ルアツプ抵抗、４は、メモリ制御回路１からのデ
ータによりデジタル信号をアナログ信号に変換す
るためのＤ／Ａ変換回路、５は、メモリ制御回路
１および不揮発性メモリ２に電源を供給するため
の電源回路である。なお、プルアツプ抵抗３は１
個のみ図示しているが、全データ線に対して各１
個設けられるものである。
次に回路の動作を説明する。
最初、電源スイツチをオンすると、電源回路５
に電源が供給され、メモリ制御回路１および不揮
発性メモリ２に電源が供給される。電源供給によ
りメモリ制御回路１にシステムリセツトが働き不
揮発性メモリ２からデータを読み出しメモリ制御
回路１にデータが取り込まれ、そのデータをＤ／
Ａ変換回路４に入力しＤ／Ａコントロール出力端
子より電子コントロール用等の直流電圧を出力す
る。この時プルアツプ抵抗３はメモリデータの読
み出し期間以外はメモリ制御回路１の入力をＨレ
ベルに固定するためのものであり、メモリ制御回
路１の入力がコントロールキーの入力を兼ねてい
る場合は、キー入力のプルアツプ抵抗として使用
可能である。
に電源が供給され、メモリ制御回路１および不揮
発性メモリ２に電源が供給される。電源供給によ
りメモリ制御回路１にシステムリセツトが働き不
揮発性メモリ２からデータを読み出しメモリ制御
回路１にデータが取り込まれ、そのデータをＤ／
Ａ変換回路４に入力しＤ／Ａコントロール出力端
子より電子コントロール用等の直流電圧を出力す
る。この時プルアツプ抵抗３はメモリデータの読
み出し期間以外はメモリ制御回路１の入力をＨレ
ベルに固定するためのものであり、メモリ制御回
路１の入力がコントロールキーの入力を兼ねてい
る場合は、キー入力のプルアツプ抵抗として使用
可能である。
次に、不揮発性メモリ２が接続されていない場
合を考える。前述したと同様にメモリ読み出し動
作を行なつた時、メモリ制御回路１の入力がプル
アツプ抵抗によりＨレベルに固定されているため
メモリデータの読み出し期間中は全メモリ内容が
Ｈレベルになる。すなわち、メモリデータ入力回
路１ａにより取り込まれ、メモリデータ判定回路
１ｄに供給されるデータは例えば“111111”とい
うような６ビツト全部がＨレベルのものである。
メモリデータ判定回路１ｄは参照データとして
“111111”をもつており、入力データを常にこの
参照データと比較して、不一致ならば入力データ
をそのままＤ／Ａ変換回路４に対して出力し、一
致しているならば、入力データを初期設定値（例
えば“010000”）に置換してＤ／Ａ変換回路４に
対して出力する。なお、１６はＤ／Ａ変換回路
４、メモリデータ判別回路１ｄを介して得られた
書き込みデータをメモリ２に書き込むメモリデー
タ出力回路、１ｃはメモリに対して書き込みモー
ド、読み出しモードのいずれかのモードを指定す
るメモリ読み出し／書き込み制御回路である。
合を考える。前述したと同様にメモリ読み出し動
作を行なつた時、メモリ制御回路１の入力がプル
アツプ抵抗によりＨレベルに固定されているため
メモリデータの読み出し期間中は全メモリ内容が
Ｈレベルになる。すなわち、メモリデータ入力回
路１ａにより取り込まれ、メモリデータ判定回路
１ｄに供給されるデータは例えば“111111”とい
うような６ビツト全部がＨレベルのものである。
メモリデータ判定回路１ｄは参照データとして
“111111”をもつており、入力データを常にこの
参照データと比較して、不一致ならば入力データ
をそのままＤ／Ａ変換回路４に対して出力し、一
致しているならば、入力データを初期設定値（例
えば“010000”）に置換してＤ／Ａ変換回路４に
対して出力する。なお、１６はＤ／Ａ変換回路
４、メモリデータ判別回路１ｄを介して得られた
書き込みデータをメモリ２に書き込むメモリデー
タ出力回路、１ｃはメモリに対して書き込みモー
ド、読み出しモードのいずれかのモードを指定す
るメモリ読み出し／書き込み制御回路である。
以上述べたように、本発明によればメモリ有無
の外部切換回路を必要とせず切換が可能となる。
の外部切換回路を必要とせず切換が可能となる。
図は、本発明によるメモリ制御回路の一実施例
を示す回路図である。 １：メモリ制御回路、２：不揮発性メモリ、
３：プロマツプ抵抗、４：Ｄ／Ａ変換回路、５：
電源回路、６：電源スイツチ。
を示す回路図である。 １：メモリ制御回路、２：不揮発性メモリ、
３：プロマツプ抵抗、４：Ｄ／Ａ変換回路、５：
電源回路、６：電源スイツチ。
Claims (1)
- １ メモリから読み出されたデータが供給される
入力端子と、入力端子に接続されたプルアツプま
たはプルダウン抵抗と、この抵抗によつて定めら
れる値と等しいデータを参照データとして記憶す
る第１記憶部と、特定値を記憶する第２記憶部
と、入力端子におけるデータを参照データと比較
して一致、不一致を判別する判別手段と、一致の
場合第２記憶部からの特定値を出力し、不一致の
場合入力端子におけるデータをそのまま出力する
出力手段とからなることを特徴するメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230383A JPS59218687A (ja) | 1983-05-27 | 1983-05-27 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230383A JPS59218687A (ja) | 1983-05-27 | 1983-05-27 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218687A JPS59218687A (ja) | 1984-12-08 |
| JPS635834B2 true JPS635834B2 (ja) | 1988-02-05 |
Family
ID=14050638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230383A Granted JPS59218687A (ja) | 1983-05-27 | 1983-05-27 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218687A (ja) |
-
1983
- 1983-05-27 JP JP9230383A patent/JPS59218687A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59218687A (ja) | 1984-12-08 |
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