JPS6355872B2 - - Google Patents
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- JPS6355872B2 JPS6355872B2 JP58030132A JP3013283A JPS6355872B2 JP S6355872 B2 JPS6355872 B2 JP S6355872B2 JP 58030132 A JP58030132 A JP 58030132A JP 3013283 A JP3013283 A JP 3013283A JP S6355872 B2 JPS6355872 B2 JP S6355872B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
本発明は、半導体基板の主面上に電極層が形成
され、また、その電極層を形成している半導体基
板内に、その主面上でみて、その主面上に形成さ
れている電極層を挟んだ両位置において、それぞ
れ第１及び第２の不純物導入領域が形成されてい
る構成を有する半導体装置の製法に関する。Detailed Description of the Invention The present invention provides an electrode layer formed on the main surface of a semiconductor substrate, and an electrode layer formed on the main surface of the semiconductor substrate on which the electrode layer is formed. The present invention relates to a method for manufacturing a semiconductor device having a structure in which first and second impurity-introduced regions are formed at both positions sandwiching an electrode layer formed therebetween.
上述した構成を有する半導体装置としては、そ
の電極層をゲート電極、第１及び第２の不純物導
入領域をそれぞれソース領域及びドレイン領域と
する電界効果トランジスタがある。 As a semiconductor device having the above-described configuration, there is a field effect transistor in which the electrode layer is a gate electrode, and the first and second impurity-introduced regions are a source region and a drain region, respectively.
この場合、その電界効果トランジスタは、半導
体基板が、半導体基板本体と、その主面上に形成
された絶縁膜とを有する構成であり、そして、そ
の絶縁膜上に電極層が形成されている場合、その
絶縁膜をゲート絶縁膜とするMIS型電界効果トラ
ンジスタを構成している。 In this case, the field effect transistor has a structure in which the semiconductor substrate has a semiconductor substrate body and an insulating film formed on the main surface thereof, and an electrode layer is formed on the insulating film. , constitutes an MIS type field effect transistor using the insulating film as a gate insulating film.
また、電界効果トランジスタは、半導体基板
が、半導体基板本体を有し、その半導体基板本体
の主面上にそれとの間でシヨツトキ接合を形成す
るように電極層が形成されている場合、MES型
電界効果トランジスタを構成している。 In addition, a field effect transistor is a MES type electric field transistor when the semiconductor substrate has a semiconductor substrate body and an electrode layer is formed on the main surface of the semiconductor substrate body so as to form a shot junction with the main surface of the semiconductor substrate body. It constitutes an effect transistor.
さらに、上述した構成を有する半導体装置とし
ては、第１及び第２の不純物導入領域をそれぞれ
コレクタ領域及びエミツタ領域、半導体基板のコ
レクタ領域及びエミツタ領域間の領域をベース領
域、電極層をベース電極とするバイポーラトラン
ジスタがある。なお、この場合、半導体基板が半
導体基板本体を有し、その半導体基板本体の主面
上にそれとオーム接触して電極層が形成されてい
る。 Further, in the semiconductor device having the above-described configuration, the first and second impurity-introduced regions are respectively called a collector region and an emitter region, the region between the collector region and the emitter region of the semiconductor substrate is called a base region, and the electrode layer is called a base electrode. There is a bipolar transistor that In this case, the semiconductor substrate has a semiconductor substrate body, and an electrode layer is formed on the main surface of the semiconductor substrate body in ohmic contact therewith.
上述した構成を有する半導体置においては、そ
れが、上述した電界効果トランジスタであれ、ま
た、バイポーラトランジスタあれ、一般に、電極
層の第１及び第２の不純物導入領域を結ぶ方向の
長さが、短ければ短い程望ましい。 In a semiconductor device having the above-mentioned configuration, whether it is the above-mentioned field effect transistor or a bipolar transistor, the length of the electrode layer in the direction connecting the first and second impurity-introduced regions is generally short. The shorter the time, the better.
その理由の１つは、半導体装置が電界効果トラ
ンジスタである場合、上述した電極層の長さを短
くすれば、ゲート電極長が短かくなるので、より
高い周波数を有する信号を取扱うことができるか
らである。また、半導体装置がバイポーラトラン
ジスタである場合、上述した電極層の長さを短く
すれば、ベース電極の長さが短くなり、これに応
じてベース領域のコレクタ領域及びエミツタ領域
間の長さを短くし得、従つて、半導体装置が電界
効果トランジスタである場合と同様に、より高い
周波数を有する信号を取扱うことができるからで
ある。 One reason for this is that if the semiconductor device is a field effect transistor, if the length of the electrode layer described above is shortened, the gate electrode length will be shortened, and therefore signals with higher frequencies can be handled. It is. Furthermore, if the semiconductor device is a bipolar transistor, if the length of the electrode layer described above is shortened, the length of the base electrode will be shortened, and the length between the collector region and emitter region of the base region will be shortened accordingly. This is because the semiconductor device can handle signals having a higher frequency, similarly to the case where the semiconductor device is a field effect transistor.
また、上述した構成を有する半導体装置におい
ては、それが、上述した電界効果トランジスタで
あれ、またバイポーラトランジスタあれ、一般
に、半導体基板内に、その主面上でみて、電極層
を挟んだ両位置に形成されている第１及び第２の
不純物導入領域が、電極層に対して非対称な位置
に形成されているのが望ましい。 In addition, in a semiconductor device having the above-mentioned configuration, whether it is the above-mentioned field effect transistor or a bipolar transistor, there are generally two parts in the semiconductor substrate at both positions with an electrode layer sandwiched therebetween when viewed from the main surface of the semiconductor substrate. It is desirable that the first and second impurity-introduced regions are formed at asymmetric positions with respect to the electrode layer.
その理由の１つは、半導体装置が電界効果トラ
ンジスタあつて、そのゲート電極を入力電極、ド
レイン領域に付されるドレイン電極を出力電極、
ソース領域に付されるソース電極を共通電極とし
て使用する場合に、所謂短チヤンネル効果を回避
することができるとともに、ゲート電極とソース
電極との間でみた入力インピーダンスが、ゲート
電極とドレイン電極との間でみた静電容量のミラ
ー効果によつて低下するのを回避することができ
るからである。 One of the reasons for this is that the semiconductor device is a field effect transistor, and the gate electrode is the input electrode, the drain electrode attached to the drain region is the output electrode, and the gate electrode is the input electrode.
When the source electrode attached to the source region is used as a common electrode, it is possible to avoid the so-called short channel effect, and the input impedance seen between the gate electrode and the source electrode is the same as that between the gate electrode and the drain electrode. This is because it is possible to avoid a decrease in capacitance due to the Miller effect between the two.
また、半導体装置がバイポーラトランジスタで
あつて、そのベース電極を入力電極、コレクタ領
域に付されるコレクタ電極を出力電極、エミツタ
領域に付されるエミツタ電極を共通電極として使
用する場合、ベース電極とコレクタ電極との間の
静電容量を低減させることができるとともに、ベ
ース電極とコレクタ電極との間の耐圧を向上させ
ることができるからである。 Furthermore, when the semiconductor device is a bipolar transistor and the base electrode is used as an input electrode, the collector electrode attached to the collector region is used as an output electrode, and the emitter electrode attached to the emitter region is used as a common electrode, the base electrode and the collector electrode are used as a common electrode. This is because the capacitance between the base electrode and the collector electrode can be reduced, and the breakdown voltage between the base electrode and the collector electrode can be improved.
ところで、上述した構成を有する半導体装置の
製法において、従来は、その電極層を、マスクを
用いたフオトリソグラフイ法によつて形成してい
るのを普通としていた。 By the way, in the manufacturing method of the semiconductor device having the above-described structure, conventionally, the electrode layer has been generally formed by photolithography using a mask.
しかしながら、このような半導体装置の製法に
よる場合、電極層をサブミクロンオーダの短い長
さに、両現性良く、形成するのがきわめて困難で
あるので、電極層を、上述したように短い長さに
形成することが望まれているにも拘らず、それを
十分満足させることができない、という欠点を有
していた。 However, when using such a semiconductor device manufacturing method, it is extremely difficult to form an electrode layer with a short length on the order of submicrons with good compatibility. However, although it is desired to form the same, the problem has been that it is not possible to fully satisfy this requirement.
また、上述した構成を有する半導体装置の製法
において、従来は、電極層に対して非対称な位置
に形成されている第１及び第２の不純物導入領域
を、次のようにして形成するのを普通としてい
た。 Furthermore, in the conventional method for manufacturing a semiconductor device having the above-described structure, the first and second impurity-introduced regions, which are formed at asymmetric positions with respect to the electrode layer, are usually formed in the following manner. It was.
すなわち、半導体基板の主面上に、電極層を上
述したようにフオトリソグラフイ法によつて断面
Ｔ字状に形成し、または、半導体基板の主面上
に、電極層をフオトリソグラフイ法によつて形成
し、その電極層上に、フオトリソグラフアイ法に
よつて、電極層の両側面から外方に突出延長して
いる層を形成し、よつて、半導体基板の主面上に
断面Ｔ字状の層を形成し、次に、半導体基板に対
する、断面Ｔ字状の層をマスクとする、半導体基
板の主面に対して斜め方向からの不純物イオンの
注入処理によつて、半導体基板内に、第１及び第
２の不純物導入領域を形成する。 That is, an electrode layer is formed with a T-shaped cross section on the main surface of the semiconductor substrate by photolithography as described above, or an electrode layer is formed on the main surface of the semiconductor substrate by photolithography. A layer protruding outward from both side surfaces of the electrode layer is formed on the electrode layer by a photolithographic eye method, and a cross section T is formed on the main surface of the semiconductor substrate. A T-shaped layer is formed, and then impurity ions are implanted into the semiconductor substrate from an oblique direction with respect to the main surface of the semiconductor substrate, using the T-shaped cross-sectional layer as a mask. Then, first and second impurity doped regions are formed.
しかしながら、このような半導体装置の製法に
よる場合、半導体基板に対する、その主面に対し
て斜め方向から不純物イオンを注入する工程にお
いて、その斜め方向の角度を、両現性良く、予定
の角度にすることが困難であるので、第１及び第
２の不純物導入領域の電極層に対して非対称な位
置を、再現性良く、予定の位置にすることが困難
であり、このため、半導体装置を所期の特性を有
するものとして、容易に製造することができな
い。という欠点を有していた。 However, in the case of such a semiconductor device manufacturing method, in the step of implanting impurity ions into the semiconductor substrate from an oblique direction with respect to its main surface, the angle of the oblique direction is adjusted to a predetermined angle with good compatibility. Therefore, it is difficult to set the asymmetrical positions of the first and second impurity-introduced regions with respect to the electrode layer to the planned positions with good reproducibility. It cannot be easily manufactured as it has the following characteristics. It had the following drawback.
よつて、本発明は、上述した欠点のない、上述
した構成を有する新規な半導体装置の製法を提案
せんとするもので、以下、述べるところから明ら
かとなるであろう。 Therefore, the present invention aims to propose a novel method for manufacturing a semiconductor device having the above-mentioned configuration without the above-mentioned drawbacks, which will become clear from the following description.
先ず、本願第１番目の発明による半導体装置の
製法の実施例を、第１図Ａ−Ｋを伴つて述べよ
う。 First, an embodiment of a method for manufacturing a semiconductor device according to the first invention of the present application will be described with reference to FIGS. 1A to 1K.
第１図Ａに示すように、半導体基板１が予め用
意される。 As shown in FIG. 1A, a semiconductor substrate 1 is prepared in advance.
この半導体基板１は、例えばSi，GaAsなどで
なり且つ例えばＮ型を有する半導体基板本体１ａ
と、その上に形成されたSiO2，Si3O4などでなる
絶縁膜１ｂとでなる。 This semiconductor substrate 1 is made of, for example, Si, GaAs, etc., and has, for example, an N type semiconductor substrate body 1a.
and an insulating film 1b made of SiO 2 , Si 3 O 4 or the like formed thereon.
しかして、その半導体基板１の主面２上に、第
１図Ｂに示すように、その主面２に対して角φだ
け傾斜している傾斜端面３を有する段差形成用層
４を、その自体は公知の方法によつて形成する。 Then, on the main surface 2 of the semiconductor substrate 1, as shown in FIG. It is formed by a known method.
この段差形成用層４は、後の方向性エツチング
処理に耐性を有する、例えば、SiO2，Si3N4など
でなる。 This step-forming layer 4 is made of, for example, SiO 2 or Si 3 N 4 that is resistant to subsequent directional etching treatment.
次に、半導体基板１の主面２上に、第１図Ｃに
示すように、段差形成用層４を覆つて延長し、且
つ段差形成用層４の傾斜端面３に対向する傾斜面
２５を有する導電性層２６を、例えば、低圧
CVDによつて、アモルフアスSi−Ge−Ｂなどの
アモルフアス半導体でなるものとして形成する。 Next, on the main surface 2 of the semiconductor substrate 1, as shown in FIG. For example, a low pressure
It is formed by CVD as an amorphous semiconductor such as amorphous Si-Ge-B.
次に、導電性層２６上に、第１図Ｄに示すよう
に、導電性層２６の傾斜面２５に対向する傾斜面
２５′を有し且つ導電性層２６に比し低い抵抗率
を有する導電性層２６′を、導電性層２６の傾斜
面２５上における厚さD4が、導電性層２６の半
導体基板１の主面２と平行な上面における厚さＤ
３に対して、Ｄ４≧Ｄ３cosφの関係が得られる
厚さに、例えば、プラズマCVD法、熱CVD法な
どによつて、Mo，Alなどの金属でなるものとし
て形成し、よつて、半導体基板１の主面２上に、
段差形成用層４を覆つて延長し、且つ段差形成用
層４の傾斜端面３に対向する傾斜面２５′を有す
る、導電性層２６及び２６′からなる導電性層６
を形成する。 Next, on the conductive layer 26, as shown in FIG. The thickness D 4 of the conductive layer 26 on the inclined surface 25 of the conductive layer 26 is equal to the thickness D of the conductive layer 26 on the upper surface parallel to the main surface 2 of the semiconductor substrate 1.
3, the semiconductor substrate 1 is formed of a metal such as Mo or Al by, for example, a plasma CVD method or a thermal CVD method to a thickness that provides the relationship D4≧D3cosφ. On the main surface 2 of
A conductive layer 6 consisting of conductive layers 26 and 26' that extends to cover the step forming layer 4 and has an inclined surface 25' facing the inclined end surface 3 of the step forming layer 4.
form.
次に、導電性層６に対する、半導体基板１の主
面２に対して略々垂直な方向からの、反応性イオ
ンエツチング法、イオンミーリング法などを用い
た方向性エツチング処理を、導電性層２６′の半
導体基板１の主面２に平行な領域及び段差形成用
層４の上面上の領域が除去されるだけ行うことに
よつて、第１図Ｅに示すように、導電性層６を構
成している導電性層２６′から、導電性層２６の
傾斜面２５上だけに延長している電極層２７′を
形成し、次で、導電性層６を構成している導電性
層２６から、第１図Ｆに示すように、段差形成用
層４の傾斜端面３上だけに延長している電極層２
７を形成し、よつて、段差形成用層４の傾斜端面
３上だけに延長している、電極層２７及び２７′
からなる電極層７を形成する。 Next, the conductive layer 6 is subjected to a directional etching process using a reactive ion etching method, an ion milling method, etc. from a direction substantially perpendicular to the main surface 2 of the semiconductor substrate 1. 1, the conductive layer 6 is formed as shown in FIG. From the electrically conductive layer 26' forming the electrically conductive layer 26, an electrode layer 27' extending only on the inclined surface 25 of the electrically conductive layer 26 is formed. , as shown in FIG. 1F, the electrode layer 2 extends only on the inclined end surface 3 of the step forming layer 4.
7 and thus extend only onto the inclined end surface 3 of the step-forming layer 4.
An electrode layer 7 consisting of the following is formed.
次に、第１図Ｇに示すように、例えばエツチン
グ液を用いて、段差形成用層４を、半導体基板１
の主面２上から除去する。 Next, as shown in FIG. 1G, the step forming layer 4 is etched onto the semiconductor substrate 1 using, for example, an etching solution.
Remove from main surface 2 of.
次に、第１図Ｈに示すように、半導体基板１に
対する、電極層７をマスクとする、半導体基板１
の主面２に対してほぼ垂直な方向からのＰ型不純
物イオン８の注入処理によつて、半導体基板１の
半導体基板本体１ａ内に、その主面２上でみて、
電極層７を挟んだ両位置において、それぞれ不純
物イオン注入領域９及び１０を形成する。 Next, as shown in FIG.
By implanting P-type impurity ions 8 from a direction substantially perpendicular to the main surface 2 of the semiconductor substrate 1, as seen on the main surface 2, into the semiconductor substrate body 1a of the semiconductor substrate 1,
Impurity ion implantation regions 9 and 10 are formed at both positions with electrode layer 7 in between, respectively.
次に、第１図Ｉに示すように、半導体基板１の
主面２上に、電極層７を覆つて延長しいる、例え
ばSiO2，Si3N4などの絶縁材でなる表面保護膜１
１を、CVD法、スパツタリング法などによつて
形成する。 Next, as shown in FIG. 1I, a surface protective film 1 made of an insulating material such as SiO 2 or Si 3 N 4 is formed on the main surface 2 of the semiconductor substrate 1 and extends to cover the electrode layer 7.
1 is formed by a CVD method, a sputtering method, or the like.
次に、不純物イオン注入領域９及び１０に対す
る、レーザ、電子ビーム、熱などを用いたアニー
リング処理によつて、それら不純物イオン注入領
域９及び１０を活性化して、第１図Ｊに示すよう
に、Ｐ型の不純物導入領域１２及び１３を形成す
る。 Next, the impurity ion implantation regions 9 and 10 are activated by annealing treatment using a laser, an electron beam, heat, etc., as shown in FIG. 1J. P-type impurity introduced regions 12 and 13 are formed.
次に、第１図Ｋに示すように、表面保護膜１１
及び半導体基板１の絶縁膜１ｂを通じて、それら
に、不純物導入領域１２及び１３を外部に臨ませ
る窓１４及び１５を形成し、次で、表面保護膜１
１上に、窓１４及び１５を通じて不純物導入領域
１２及び１３にオーム接触している導電性層１６
及び１７を形成し、目的とする半導体装置を得
る。 Next, as shown in FIG. 1K, the surface protective film 11
Windows 14 and 15 are formed through the insulating film 1b of the semiconductor substrate 1 to expose the impurity introduced regions 12 and 13 to the outside, and then the surface protection film 1 is formed.
1, a conductive layer 16 is in ohmic contact with the impurity doped regions 12 and 13 through windows 14 and 15.
and 17 to obtain the intended semiconductor device.
以上が、本願第１番目の発明による半導体装置
の製法の実施例である。 The above is an embodiment of the method for manufacturing a semiconductor device according to the first invention of the present application.
このような本発明による半導体装置の製法によ
つて得られる第１図Ｋに示す半導体装置は、電極
層７をゲート電極、不純物導入領域１２及び１３
をそれぞれソース領域及びコレクタ領域、半導体
基板１を構成している絶縁膜１ｂの電極層７下の
領域をゲート絶縁膜、導電性層１６をソース電
極、導電性層１７をドレイン電極とするMIS型電
界効果トランジスタを構成していることは、明ら
かである。 A semiconductor device as shown in FIG.
are a source region and a collector region, the region under the electrode layer 7 of the insulating film 1b constituting the semiconductor substrate 1 is a gate insulating film, the conductive layer 16 is a source electrode, and the conductive layer 17 is a drain electrode. It is clear that it constitutes a field effect transistor.
このようなMIS型電界効果トランジスタを構成
している半導体装置を製造する、第１図Ａ〜Ｋに
示す本願第１番目の発明による半導体装置の製法
によれば、半導体装置を構成している電極層７
を、半導体基板１の主面２上に、傾斜端面３を有
する段差形成用層４を形成し、次に、半導体基板
１の主面２上に、段差形成用層４を覆つて延長
し、且つ段差形成用層４の傾斜端面３に対抗する
傾斜面を有する導電性層２６を形成し、次に、導
電性層２６上に、その傾斜面に対向する傾斜面を
有し、且つ導電性層２６に比し低い抵抗率を有す
る導電性層２６′とを形成し、次に、導電性層２
６及び２６′に対する、半導体基板１の主面２に
対して略々垂直な方向からの方向性エツチング処
理を行うことによつて、それら導電性層２６及び
２６′から形成しており、従来の半導体装置の製
法のように、マスクを用いたフオトリソグラフイ
法によつて形成していない。 According to the method for manufacturing a semiconductor device according to the first invention of the present application, shown in FIGS. layer 7
A step-forming layer 4 having an inclined end surface 3 is formed on the main surface 2 of the semiconductor substrate 1, and then extended to cover the step-forming layer 4 on the main surface 2 of the semiconductor substrate 1, A conductive layer 26 having an inclined surface opposite to the inclined end surface 3 of the step forming layer 4 is formed, and then a conductive layer 26 having an inclined surface opposite to the inclined end surface 3 of the step forming layer 4 is formed on the conductive layer 26. a conductive layer 26' having a lower resistivity than layer 26;
The conductive layers 26 and 26' are formed by performing a directional etching process on the conductive layers 6 and 26' from a direction substantially perpendicular to the main surface 2 of the semiconductor substrate 1, which is different from the conventional method. It is not formed by photolithography using a mask, as in the manufacturing method of semiconductor devices.
また、電極層７の長さ（電極層７が半導体基板
１の主面２に対接している長さ）が、半導体基板
１の主面２上に、段差形成用層４を覆つて延長し
て形成される導電性層２６の長さによつて決ま
り、しかもその厚さを小とすれば、これに応じ
て、その長さを短くすることができる。 Further, the length of the electrode layer 7 (the length of the electrode layer 7 in contact with the main surface 2 of the semiconductor substrate 1) extends over the main surface 2 of the semiconductor substrate 1 so as to cover the step forming layer 4. The conductive layer 26 is determined by the length of the conductive layer 26 formed by the conductive layer 26, and if its thickness is made small, its length can be correspondingly shortened.
従つて、第１図Ａ〜Ｋに示す本願第１番目の発
明による半導体装置の製法の製法によれば、電極
層７を、サブミクロンオーダの短い長さに、再現
性良く、形成することができるので、ゲート電極
長が短く、従つて、十分高い周波数を有する信号
を取扱うことができるMIS型電界効果トランジス
タを、容易に、再現性良く、製造することができ
る。という特徴を有する。 Therefore, according to the method of manufacturing a semiconductor device according to the first invention of the present application shown in FIGS. Therefore, an MIS field effect transistor having a short gate electrode length and capable of handling signals having a sufficiently high frequency can be manufactured easily and with good reproducibility. It has the following characteristics.
また、第１図Ａ〜Ｋに示す上述した本願第１番
目の発明による半導体装置の製法によれば、半導
体装置を構成している不純物導入領域１２及び１
３を、上述したようにして電極層７を、形成して
後、段差形成用層４を半導体基板１の主面２上か
ら除去し、次に、半導体基板１に対する、電極層
７をマスクとする、半導体基板１の主面２に対し
て略々垂直な方向からの不純物イオン８の注入処
理によつて、半導体基板１の半導体基板本体１ａ
内に形成しているので、それら不純物導入領域１
２及び１３を、半導体基板１の主面２上でみて、
電極層７を挟んだ非対称な位置に形成することが
できる。 Further, according to the method for manufacturing a semiconductor device according to the first invention of the present application described above as shown in FIGS.
After forming the electrode layer 7 as described above, the step forming layer 4 is removed from the main surface 2 of the semiconductor substrate 1, and then the electrode layer 7 is applied to the semiconductor substrate 1 as a mask. By implanting impurity ions 8 from a direction substantially perpendicular to the main surface 2 of the semiconductor substrate 1, the semiconductor substrate main body 1a of the semiconductor substrate 1 is
Since these impurity introduced regions 1
2 and 13 when viewed on the main surface 2 of the semiconductor substrate 1,
They can be formed at asymmetric positions with the electrode layer 7 interposed therebetween.
また、このようにして不純物導入領域１２及び
１３を形成しているので、不純物導入領域１２及
び１３の位置を、再現性良く、予定の位置にする
ことが容易である。 Further, since the impurity introduced regions 12 and 13 are formed in this manner, it is easy to position the impurity introduced regions 12 and 13 at the planned positions with good reproducibility.
このため、第１図Ａ〜Ｋに示す本願第１番目の
発明による半導体装置の製法によれば、所謂短チ
ヤンネル効果を回避することができ、また、ゲー
ト電極とドレン電極との間でみた入力インピーダ
ンスが高い、優れた特性を有するMIS型電界効果
トランジスタを、容易に、再現性良く、製造する
ことができる、という特徴を有する。 Therefore, according to the method for manufacturing a semiconductor device according to the first invention of the present application shown in FIGS. 1A to 1K, the so-called short channel effect can be avoided, and the input The present invention is characterized in that MIS field effect transistors with high impedance and excellent characteristics can be manufactured easily and with good reproducibility.
また、第１図Ａ〜Ｋに示す本願第１番目の発明
による半導体装置製法の場合、電極層７が、導電
性層２６及び２６′から積層された電極層２７及
び２７′からなるものとして形成され、そして、
その一方の電極層２７′が導電性層２６に比し低
い抵抗率を有する導電性層２６′から形成される
ので、低い抵抗率を有し、このため、この電極層
２７′から、電極層７を外部に導出するようにす
れば、その電極層７が低い抵抗を有する電極層で
なる、という半導体装置を形成とすることができ
る、という特徴を有する。 Further, in the case of the semiconductor device manufacturing method according to the first invention of the present application shown in FIGS. 1A to 1K, the electrode layer 7 is formed as one consisting of electrode layers 27 and 27' laminated from conductive layers 26 and 26'. and,
Since the one electrode layer 27' is formed from the conductive layer 26' having a lower resistivity than the conductive layer 26, it has a low resistivity, and therefore, the electrode layer 27' has a low resistivity. By leading out the electrode layer 7 to the outside, it is possible to form a semiconductor device in which the electrode layer 7 is an electrode layer having low resistance.
次に、本願第２番目の発明による半導体装置の
製法の実施例を、第２図Ａ〜Ｌを伴つて述べよ
う。 Next, an embodiment of a method for manufacturing a semiconductor device according to the second invention of the present application will be described with reference to FIGS. 2A to 2L.
第２図Ａ〜Ｌにおいて、第１図Ａ〜Ｋとの対応
部分には同一符号を附して詳細説明を省略する。 In FIGS. 2A to 2L, parts corresponding to those in FIGS. 1A to 1K are designated by the same reference numerals, and detailed description thereof will be omitted.
本願第２番目の発明による半導体装置の製法の
実施例においては、第２図Ａ〜Ｈに示すように、
第１図Ａ〜Ｋで上述した本願第１番目の発明によ
る半導体装置の製法の実施例において、その第１
図Ａ〜Ｈまでの工程と、半導体基板１が、半導体
基板本体１ａと絶縁膜１ｂとからなるのに代え、
半導体基板本体１ａのみからなること除いて、同
様の工程をとり、半導体基板１の主面２上に、電
極層２７及び２７′からなる電極層７が形成され、
一方、半導体基板１の半導体基板本体１ａ内に、
その主面２上でみて、電極層７を挟んだ両位置に
おいて、それぞれ不純物イオン注入領域９及び１
０が形成されている構成を得る。 In an embodiment of the method for manufacturing a semiconductor device according to the second invention of the present application, as shown in FIGS. 2A to 2H,
In the embodiment of the method for manufacturing a semiconductor device according to the first invention of the present application described above in FIGS.
Instead of the steps shown in FIGS. A to H and the semiconductor substrate 1 consisting of the semiconductor substrate body 1a and the insulating film 1b,
An electrode layer 7 consisting of electrode layers 27 and 27' is formed on the main surface 2 of the semiconductor substrate 1 by using the same process except that it consists only of the semiconductor substrate body 1a,
On the other hand, in the semiconductor substrate body 1a of the semiconductor substrate 1,
When viewed on the main surface 2, impurity ion implantation regions 9 and 1 are located at both positions sandwiching the electrode layer 7, respectively.
Obtain a configuration in which 0 is formed.
次に、電極層７を構成している電極層２７に対
する、等方性エツチング処理を行うことによつ
て、第２図Ｉに示すように、電極層２７から、電
極層２７′をオーバハングしている電極２７″を形
成し、よつて電極層２７″及び２７′からなる電極
層７′を形成する。 Next, by performing an isotropic etching process on the electrode layer 27 constituting the electrode layer 7, the electrode layer 27' is overhanged from the electrode layer 27, as shown in FIG. 2I. Then, an electrode layer 7' consisting of electrode layers 27'' and 27' is formed.
次に、第２図Ｊに示すように、第１図Ｉで上述
したと同様の方法によつて、同様の表面保護膜１
１を形成する。 Next, as shown in FIG. 2J, a similar surface protective film 1 is prepared by the same method as described above in FIG.
Form 1.
次に、第２図Ｋに示すように、第１図Ｊで上述
したと同様のアニーリング処理によつて、第１図
Ｊで上述したと同様の不純物導入領域１２及び１
３を形成する。 Next, as shown in FIG. 2K, the same impurity introduced regions 12 and 1 as described above in FIG.
form 3.
次に、第２図Ｌに示すように、第１図Ｋで上述
したと同様に不純物導入領域１２及び１３を外部
に臨ませる窓１４及び１５を形成し、次で、表面
保護膜１１上に、窓１４及び１５を通じて不純物
導入領域１２及び１３にオーム接触している導電
性層１６及び１７を形成し、目的とする半導体装
置を得る。 Next, as shown in FIG. 2L, windows 14 and 15 are formed to expose the impurity introduced regions 12 and 13 to the outside in the same manner as described above in FIG. , conductive layers 16 and 17 are formed in ohmic contact with impurity introduced regions 12 and 13 through windows 14 and 15 to obtain the intended semiconductor device.
なお、この場合、電極層７′が半導体基板１の
半導体基板本体１ａに、シヨツトキ接合を形成す
るように付されて形成されるものである。 In this case, the electrode layer 7' is attached to the semiconductor substrate body 1a of the semiconductor substrate 1 so as to form a shot junction.
以上が、本願第２番目の発明による半導体装置
の製法の実施例である。 The above is an embodiment of the method for manufacturing a semiconductor device according to the second invention of the present application.
このような本発明による半導体装置の製法によ
つて得られる第２図Ｌに示す半導体装置は、電極
層７′をゲート電極、不純物導入領域１２及び１
３をそれぞれソース領域及びドレイン領域、半導
体基板１を構成している半導体基板本体１ａの電
極層７下の領域をチヤンネル領域、導電性層１６
及び１７をそれぞれソース電極及びドレイン電極
とするMES型電界効果トランジスタを構成して
いることは、明らかである。 In the semiconductor device shown in FIG. 2L obtained by the method of manufacturing a semiconductor device according to the present invention, the electrode layer 7' is used as a gate electrode, and the impurity introduced regions 12 and 1
3 are a source region and a drain region, respectively, and the region below the electrode layer 7 of the semiconductor substrate body 1a constituting the semiconductor substrate 1 is a channel region, and the conductive layer 16
It is clear that an MES type field effect transistor is constructed in which 17 and 17 serve as a source electrode and a drain electrode, respectively.
このようなMES型電界効果トランジスタを構
成している半導体装置を製造する、第２図Ａ〜Ｌ
で上述した本願第２番目の発明による半導体装置
の製法は、第１図Ａ〜Ｋを伴つて上述した本願第
１番目の発明による半導体装置の製法において、
その第１図Ｈの電極層７をマスクとする不純物イ
オン８の注入処理によつて、不純物イオン注入領
域９及び１０を形成する工程と、第１図Ｉの表面
保護膜１１を形成する工程との間に、第２図Ｉに
示すように、電極層７から不純物イオン注入領域
９に連結していない電極層７′を形成する工程を
介挿していることを除いて、第１図Ａ〜Ｋで上述
した本願第１番目の発明による半導体装置の製法
と同様の工程をとつている。 Figure 2 A to L for manufacturing a semiconductor device constituting such an MES field effect transistor.
The method for manufacturing a semiconductor device according to the second invention of the present application described above in the method for manufacturing a semiconductor device according to the first invention of the present application described above with reference to FIGS.
A step of forming impurity ion implantation regions 9 and 10 by implanting impurity ions 8 using the electrode layer 7 of FIG. 1H as a mask, and a step of forming the surface protection film 11 of FIG. 1I. 1A to 1C, except that a step of forming an electrode layer 7' which is not connected to the impurity ion implantation region 9 from the electrode layer 7 is inserted as shown in FIG. 2I. The process is similar to that of the method for manufacturing a semiconductor device according to the first invention of the present application described above in Section K.
従つて、詳細説明は省略するが、第２図Ａ〜Ｌ
に示す本願第２番目の発明による半導体装置の製
法の場合も、第１図Ａ〜Ｋで上述した本願第１番
目の発明による半導体装置の製法の場合と同様の
優れた特徴を有する。 Therefore, although detailed explanation is omitted, FIGS. 2 A to L
The method for manufacturing a semiconductor device according to the second aspect of the present invention shown in FIG.
次に、本願第３番目の発明による半導体装置の
製法の実施例を、第３図Ａ〜Ｋを伴つて述べよ
う。 Next, an embodiment of a method for manufacturing a semiconductor device according to the third invention of the present application will be described with reference to FIGS. 3A to 3K.
第３図Ａ〜Ｋにおいて、本願第３番目の発明に
よる半導体装置の製法の第１の実施例を示し、第
２図Ａ〜Ｌとの対応部分には同一符号を附し、詳
細説明を省略する。 3A to 3K show a first embodiment of a method for manufacturing a semiconductor device according to the third invention of the present application, and corresponding parts to those in FIGS. 2A to L are given the same reference numerals, and detailed explanations are omitted. do.
本願第３番目の発明による半導体装置の製法の
実施例においては、第３図Ａ〜Ｋに示すように、
第２図Ａ〜Ｌで上述した本願第２番目の発明によ
る半導体装置の製法の実施例において、その第２
図Ｉの工程が省略され、しかしながら、第２図Ｆ
に示す電極層７を形成する工程を、導電性層２６
に対する電極層２７′をマスクとする等方性エツ
チング処理によつて、第２図Ｉの工程で得られる
と同様の電極層２７″を形成し、よつて、この工
程で電極層２７′及び２７″でなる電極層７′を形
成する工程に代えたことを除いて、第２図Ａ〜Ｌ
で上述した本願第２番目の発明による半導体装置
の製法と同様である。 In an embodiment of the method for manufacturing a semiconductor device according to the third invention of the present application, as shown in FIGS. 3A to 3K,
In the embodiment of the method for manufacturing a semiconductor device according to the second invention of the present application described above in FIGS. 2A to 2L, the second
The steps in Figure I are omitted, however, Figure 2F
The process of forming the electrode layer 7 shown in FIG.
By isotropic etching using the electrode layer 27' as a mask, an electrode layer 27'' similar to that obtained in the step of FIG. 2I is formed. 2A to L except that the step of forming an electrode layer 7' consisting of
This method is similar to the method for manufacturing a semiconductor device according to the second invention of the present application described above.
以上が、本願第３番目の発明による半導体装置
の製法の実施例である。 The above is an embodiment of the method for manufacturing a semiconductor device according to the third invention of the present application.
このような本発明による半導体装置の製法は、
それが上述した事項を除いて、本願第２番目の発
明による半導体装置の製法の場合と同様であるの
で、詳細説明は省略するが、第２図Ａ〜Ｌで上述
した本願第２番目の発明による半導体装置の製法
の場合と同様の優れた特徴を有する。 The method for manufacturing a semiconductor device according to the present invention is as follows:
Except for the matters mentioned above, this is the same as the method for manufacturing a semiconductor device according to the second invention of the present application, so a detailed explanation will be omitted. This method has the same excellent characteristics as the method for manufacturing semiconductor devices.
なお、上述においては、本願第１、第２及び第
３番目の発明のそれぞれにおいて、１つの実施例
を述べたに留まり、本発明の精神を脱することな
しに、種々の変型、変更をなし得るであろう。 Furthermore, in the above description, only one embodiment has been described for each of the first, second and third inventions of the present application, and various modifications and changes may be made without departing from the spirit of the present invention. You will get it.
第１図は、本願第１番目の発明による半導体装
置の製法の実施例の順次の工程を示す略線図であ
る。第２図は、本願第２番目の発明による半導体
装置の製法の実施例の順次の工程を示す略線図で
ある。第３図は、本願第３番目の発明による半導
体装置の製法の実施例の順次の工程を示す略線図
である。
１……半導体基板、１ａ……半導体基板本体、
１ｂ……絶縁膜、２……主面、３……傾斜端面、
４……段差形成用層、５……傾斜面、６……導電
性層、７，７′……電極層、８……不純物イオン、
９，１０……不純物イオン注入領域、１１……表
面保護膜、１２，１３……不純物導入領域、１
４，１５……窓、１６，１７……導電性層、２
６，２６′……導電性層、２７，２７′，２７″…
…電極層。
FIG. 1 is a schematic diagram showing sequential steps in an embodiment of a method for manufacturing a semiconductor device according to the first invention of the present application. FIG. 2 is a schematic diagram showing sequential steps in an embodiment of a method for manufacturing a semiconductor device according to the second invention of the present application. FIG. 3 is a schematic diagram showing sequential steps in an embodiment of a method for manufacturing a semiconductor device according to the third invention of the present application. 1...Semiconductor substrate, 1a...Semiconductor substrate body,
1b...Insulating film, 2...Main surface, 3...Slanted end surface,
4... Step formation layer, 5... Inclined surface, 6... Conductive layer, 7,7'... Electrode layer, 8... Impurity ion,
9, 10... Impurity ion implantation region, 11... Surface protective film, 12, 13... Impurity introduction region, 1
4, 15... Window, 16, 17... Conductive layer, 2
6, 26'... conductive layer, 27, 27', 27''...
...electrode layer.
Claims (1)
斜している傾斜端面を有する段差形成用層を形成
する工程と、 上記半導体基板の主面上に、上記段差形成用層
を覆つて延長し、且つ上記段差形成用層の傾斜端
面に対向する傾斜面を有する第１の導電性層を形
成する工程と、 該第１の導電性層上に、上記第１の導電性層の
傾斜面に対向する傾斜面を有し、且つ上記第１の
導電性層に比し低い抵抗率を有する第２の導電性
層を形成する工程と、 上記第１及び第２の導電性層に対する、上記半
導体基板の主面に対して略々垂直な方向からの方
向性エツチング処理によつて、上記第２の導電性
層から、上記第１の導電性層上に延長している第
１の電極層を形成し、且つ上記第１の導電性層か
ら、上記段差形成用層の傾斜面上に延長している
第２の電極層を形成し、よつて、上記第１及び第
２の電極層からなる第３の電極層を形成する工程
と、 上記段差形成用層を上記半導体基板の主面上か
ら除去する工程と、 上記半導体基板に対する、上記第３の電極層を
マスクとする、上記半導体基板の主面に対して
略々垂直な方向からの不純物イオンの注入処理に
よつて、上記半導体基板内に、その主面上でみ
て、上記第３の電極層を挟んだ両位置において、
それぞれ第１及び第２の不純物イオン注入領域を
形成する工程とを含むことを特徴とする半導体装
置の製法。 ２ 特許請求の範囲第１項記載の半導体装置の製
法において、 上記半導体基板が、半導体基板本体と、該半導
体基板本体上に形成された絶縁膜とを有し、 上記半導体基板の主面が、上記絶縁膜の上記半
導体基板本体側とは反対側の面でなることを特徴
とする半導体装置の製法。 ３ 半導体基板の主面上に、その主面に対して傾
斜している傾斜端面を有する段差形成用層を形成
する工程と、 上記半導体基板の主面上に、上記段差形成用層
を覆つて延長し、且つ上記段差形成用層の傾斜端
面に対向する傾斜面を有する第１の導電性層を形
成する工程と、 該第１の導電性層上に、上記第１の導電性層の
傾斜面に対向する傾斜面を有し、且つ上記第１の
導電性層に比し低い抵抗率を有する第２の導電性
層を形成する工程と、 上記第１及び第２の導電性層に対する、上記半
導体基板の主面に対して略々垂直な方向からの方
向性エツチング処理によつて、上記第２の導電性
層から、上記第１の導電性層上に延長している第
１の電極層を形成し、且つ上記第１の導電性層か
ら、上記段差形成用層の傾斜面上に延長している
第２の電極層を形成し、よつて、上記第１及び第
２の電極層からなる第３の電極層を形成する工程
と、 上記段差形成用層を、上記半導体基板の主面上
から除去する工程と、 上記半導体基板に対する、上記第３の電極層を
マスクとする、上記半導体基板の主面に対して
略々垂直な方向からの不純物イオンの注入処理に
よつて、上記半導体基板内に、その主面上でみ
て、上記第３の電極層を挟んだ両位置において、
それぞれ第１及び第２の不純物イオン注入領域を
形成する工程と、 上記第２の電極層に対する、上記第１の電極層
をマスクとする、等方性エツチング処理によつ
て、上記第２の電極層から、上記第１の電極層を
オーバハングしている第４の電極層を形成し、よ
つて、上記第１及び第４の電極層からなる第５の
電極層を形成する工程とを含むことを特徴とする
半導体装置の製法。 ４ 半導体基板の主面上に、その主面に対して傾
斜している傾斜端面を有する段差形成用層を形成
する工程と、 上記半導体基板の主面上に、上記段差形成用層
を覆つて延長し、且つ上記段差形成用層の傾斜端
面に対向する傾斜面を有する第１の導電性層を形
成する工程と、 該第１の導電性層上に、上記第１の導電性層の
傾斜面に対向する傾斜面を有し、且つ上記第１の
導電性層に比し低い抵抗率を有する第２の導電性
層を形成する工程と、 上記第２の導電性層に対する、上記半導体基板
の主面に対して略々垂直な方向からの方向性エツ
チング処理によつて、上記第２の導電性層から、
上記第１の導電性層上に延長している第１の電極
層を形成する工程と、 上記第１の導電性に対する、上記第１の電極層
をマスクとする、等方性エツチング処理によつ
て、上記第１の導電性層から、上記段差形成用層
の傾斜面上に延長し、且つ上記第１の電極層をオ
ーバハングしている第２の電極層を形成し、よつ
て、上記第１及び第２の電極層からなる第３の電
極層を形成する工程と、 上記段差形成用層を上記半導体基板の主面上か
ら除去する工程と、 上記半導体基板に対する、上記第３の電極層を
マスクとする、上記半導体基板の主面に対して
略々垂直な方向からの不純物イオンの注入処理に
よつて、上記半導体基板内に、その主面上でみ
て、上記第３の電極層を挟んだ両位置において、
それぞれ第１及び第２の不純物イオン注入領域を
形成する工程とを含むことを特徴とする半導体装
置の製法。[Scope of Claims] 1. A step of forming, on a main surface of a semiconductor substrate, a step-forming layer having an inclined end surface that is inclined with respect to the main surface; forming a first conductive layer extending to cover the forming layer and having an inclined surface facing the inclined end surface of the step forming layer; forming a second conductive layer having a slope opposite to the slope of the conductive layer and having a lower resistivity than the first conductive layer; A directional etching process is performed on the conductive layer from a direction substantially perpendicular to the main surface of the semiconductor substrate to extend from the second conductive layer onto the first conductive layer. forming a first electrode layer extending from the first conductive layer onto the inclined surface of the step forming layer; and a step of forming a third electrode layer consisting of a second electrode layer, a step of removing the step forming layer from the main surface of the semiconductor substrate, and a step of forming the third electrode layer on the semiconductor substrate. By implanting impurity ions as a mask in a direction substantially perpendicular to the main surface of the semiconductor substrate, the third electrode layer is sandwiched between the semiconductor substrate and the main surface thereof. In both positions,
A method for manufacturing a semiconductor device, comprising the steps of forming first and second impurity ion implantation regions, respectively. 2. In the method for manufacturing a semiconductor device according to claim 1, the semiconductor substrate has a semiconductor substrate body and an insulating film formed on the semiconductor substrate body, and the main surface of the semiconductor substrate is A method for manufacturing a semiconductor device, characterized in that the insulating film is formed on a surface opposite to the semiconductor substrate main body side. 3. Forming, on the main surface of the semiconductor substrate, a step-forming layer having an inclined end face that is inclined with respect to the main surface; and covering the step-forming layer on the main surface of the semiconductor substrate. forming a first conductive layer extending and having an inclined surface opposite to the inclined end surface of the step forming layer; forming a second conductive layer having an inclined surface opposite to the first conductive layer and having a lower resistivity than the first conductive layer; A first electrode extending from the second conductive layer onto the first conductive layer is formed by directional etching from a direction substantially perpendicular to the main surface of the semiconductor substrate. and forming a second electrode layer extending from the first conductive layer onto the inclined surface of the step forming layer, thus forming the first and second electrode layers. a step of forming a third electrode layer comprising: a step of removing the step-forming layer from the main surface of the semiconductor substrate; a step of forming a third electrode layer on the semiconductor substrate using the third electrode layer as a mask; By implanting impurity ions from a direction substantially perpendicular to the main surface of the semiconductor substrate, in the semiconductor substrate, at both positions sandwiching the third electrode layer when viewed from the main surface,
The second electrode is formed by forming first and second impurity ion implantation regions, respectively, and by isotropic etching treatment for the second electrode layer using the first electrode layer as a mask. forming a fourth electrode layer overhanging the first electrode layer from the layer, thus forming a fifth electrode layer consisting of the first and fourth electrode layers. A method for manufacturing a semiconductor device characterized by: 4. Forming, on the main surface of the semiconductor substrate, a step-forming layer having an inclined end face that is inclined with respect to the main surface; and covering the step-forming layer on the main surface of the semiconductor substrate. forming a first conductive layer extending and having an inclined surface opposite to the inclined end surface of the step forming layer; forming a second conductive layer having an inclined surface opposite to the first conductive layer and having a lower resistivity than the first conductive layer; From the second conductive layer by directional etching from a direction substantially perpendicular to the main surface of the
forming a first electrode layer extending on the first conductive layer; and performing an isotropic etching process on the first conductive layer using the first electrode layer as a mask. Then, a second electrode layer is formed that extends from the first conductive layer onto the inclined surface of the step forming layer and overhangs the first electrode layer, and thus a step of forming a third electrode layer consisting of the first and second electrode layers; a step of removing the step forming layer from the main surface of the semiconductor substrate; and a step of forming the third electrode layer on the semiconductor substrate. By implanting impurity ions in a direction substantially perpendicular to the main surface of the semiconductor substrate using a mask as shown in FIG. At both positions,
A method for manufacturing a semiconductor device, comprising the steps of forming first and second impurity ion implantation regions, respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013283A JPS59155173A (en) | 1983-02-24 | 1983-02-24 | Manufacture of semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013283A JPS59155173A (en) | 1983-02-24 | 1983-02-24 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59155173A JPS59155173A (en) | 1984-09-04 |
| JPS6355872B2 true JPS6355872B2 (en) | 1988-11-04 |
Family
ID=12295248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013283A Granted JPS59155173A (en) | 1983-02-24 | 1983-02-24 | Manufacture of semiconductor device |
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|---|---|
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-
1983
- 1983-02-24 JP JP3013283A patent/JPS59155173A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100760A (en) * | 1980-12-16 | 1982-06-23 | Toshiba Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59155173A (en) | 1984-09-04 |
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