JPS6355656A

JPS6355656A - バス制御回路

Info

Publication number: JPS6355656A
Application number: JP19882386A
Authority: JP
Inventors: Shigeo Kobayashi; 小林　成夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-08-27
Filing date: 1986-08-27
Publication date: 1988-03-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ダイレクト・メモリ・アクセス（以下ＤＭＡ
と略す）を行うマイクロコンピュータ・システムのバス
制御回路に関し、特に、そのシステムの処理速度の向上
が可能なバス制御システムに関する。

〔従来技術〕

マイクロコンピュータ・システム等において、処理速度
を向上させるため、Ｄ　Ｍ　Ａ等のバス使用時間を、各
装置のアクセス時間に応じて制御する方法が種々提案さ
れている。

例えば、特開昭５９−１７７６８２８号公報に記載され
ている方法では、バス使用を要求している装置のアクセ
ス時間に応じてバス使用許可時間を各種設定し、最優先
のバス要求信号に対して、直ちに、バス使用許可を与え
ている。なお、データをアクセスするタイミングについ
ては、時間幅を設けていない。

〔発明が解決しようとする問題点］上記従来技術においては、バス使用要求があつた場合、
最優先のバス要求信号に対し、直ちにバス使用許可を与
えているため、命令の実行状態によって、直ちにバスを
鮮放できないことがあるマイクロコンピュータ等を接続
したシステムに対しては適用が難しい。また、データを
アクセスするタイミングに対する時間幅を設定していな
いため、アクセス時間の異なる入出力装置と複数のメモ
リとを接続する場合、それらを制御するために設定する
アクセス時間は、それらのメモリの中で一番長いアクセ
ス時間を有するメモリに合わせる必要がある。

このような技術においては、効率的なバス制御を行って
、システム全体の処理速度を、より向上させる点につい
て配慮がなされていなかった。

本発明の目的は、このような問題点を改善し、マイクロ
プロセッサ、およびＤＭＡ転送機能を持つ入出力装置を
接続したバス制御システムにおいて、バス使用時間を効
率的に制御し、そのシステム全体の処理速度を向上させ
ることができるバス制御回路を提供することにある。

ｃ問題を解決するための手段〕上記目的を達成するため、本発明のバス制御回路は、マ
イクロプロセッサ、ＤＭＡ機能を持つ複数の入出力装置
、および記憶装置が同一のバスにより接続されるバス制
御システムにおいて、上記マイクロプロセッサがバス使
用許可を与えた場合のみ、そのバスの使用を要求する装
置の種類とアクセスされる装置の種類とに対応するバス
使用時間、およびデータアクセスタイミングを選択・決
定する手段を設け、上記入出力装置からバス使用要求が
あると、該選択・決定手段は、該入出力装置の種類に対
応したバス使用時間、および該入出力装置と上記記憶装
置とのデータアクセスタイミングを選択・決定し、その
バスを制御することに特徴がある。

〔作用〕

本発明において、Ｄ　Ｍ　Ａ時、プライオリティエンコ
ーダは各入出力装置からのバス使用要求信号を検出し、
マイクロプロセッサに対してバス権獲得要求信号を出力
するとともに、最優先のバス使用要求のニンコード信号
を出力する。

ラッチ回路は、このエンコード出力とマイクロプロセッ
サからのバス権獲得許可信号とを、バスタイミング決定
回路の指示によってラッチする。

デコーダは、ラッチされた出力をデコードし、そのバス
使用要求信号に対応するバス権使用許可信号を出力する
。

バスタイミング決定回路は、その入出力装置から出力さ
れるアドレスと、ラッーチさ九たプライオリティエンコ
ーダの内容との中、一方、あるいは両方に従って、予め
定められた時間幅のバス使用許可信号、および、各入出
力装置と記憶装置とがデータ転送を行うためのデーラス
１−ローブ信号の出力期間を指定する。

バスタイミング制御回路は、バスタイミング決定回路か
ら出力される信号条件に従って、バス使用許可時間、お
よびデータアクセスタイミングを決定しバスを制御する
。

〔実施例〕

以下１本発明の一実施例を図面シこより説明する。

第１＠は、本発明の第１の実施例におけるバス制御シス
テムの構成図、第４図はその動作フローチャートである
。

本実施例のバス制御システムにおけるバス制御回路１は
、第゛１図のように、プライオリティエンコーダ１１．
ラツチ回路１２．バスタイミング制御回路１３．バスタ
イミング決定回路１４．およびデコーダ１５からなる。

また、このバス制御回路１は、同一のバスを介して、マ
イクロプロセッサ２．入出力装置３．およびメモリ４に
接続される。

バスタイミング決定回路１４は、マルチプレクサ１４１
．およびデータラッチ１４２を鍔え、バスタイミング制
御回路１３は、Ｎ　Ａ　Ｎ　Ｄ回路１３４〜１３７．Ａ
ＮＤ回路１３２，１３３．ＯＲ回路１３１、およびフリ
ップフロップ（以下ＦＦと略す）２１〜２３を備える。

また、データラッチ１４２には、マルチプレクサ１４１
が各メモリのアドレスに対応して、時間幅拡張要求信号
（以下ＥＸＰ信号と略す）の出力を論理パＯ′″、ある
いは論理ｒｒ　１　ｕとするように、予め、データバス
を介して、書き込みを行う。

マルチプレクサ１４１が出力するＥＸＰ信号の値により
、ＦＦ２１〜ＦＦ２３のＱ出力が論理ＩＩ　１１１とな
る時間を制御することができ、ＦＦ２２゜およびＦＦ２
３のＱ出力は、そのＥＸＰ信号の値に対応し、ＮＡＮＤ
回路１３４，１３５によって選択される。つまり、ＦＦ
２２．およびＦＦ２３の出力は、通常論理ｒｒ　Ｏ＃で
あるため、Ｎ　Ａ　Ｎ　Ｄ回路１３４，１３５の出力は
通常論理゛′１″′であり、それらの出力は、ＡＮＤ回
路１３３に入力され、さらにＡＮＤ回路１３２に与えら
れている。従って、ＡＮＤ回路１３２のゲートは、常時
開かれている。

このように、ＥＸＰ信号の内容により、バス使用を要求
する各入出力装置３．およびメモリ４が固有するアクセ
ス時間に対応した時間幅のバス使用許可信号と、それら
の装置がデータ転送を行うために出力するデータストロ
ーブ信号との出力期間を決定することができる。

第１図のバス制御システムにおいて、第４図のように、
入出力装置３から送られたバス使用要求信号（ＢＲＱ）
Ｏ〜７のいずれかが、プライオリティエンコーダ１１に
入力されると（４００）、プライオリティエンコーダ１
１のＧＳ出力が、その間論理″０′″となり、プライオ
リティエンコーダ１１は、そのバス使用要求信号を、ラ
ッチ回路１２に出力する。また、マイクロプロセッサ２
に対しては、バス権獲得要求信号（ト（○ＬＤＲＱ）を
出力する（４０１）、マイクロプロセッサ２は、そのバ
ス権獲得要求信号を受け、バスの開放条件が成立すると
バス権獲得許可信号（ＨＯＬＤＡＣＫ）をラッチ回路１
２に出力する（４０２）。

そのバス権獲得許可信号、およびプライオリティエンコ
ーダ１１の出力は、入力クロック信号（ＣＬＫ）に同期
して、ランチ回路１２にラッチされる。

さらに、そのバス権獲得許可信号が論理ＩＩ　１１１と
なり、ラッチ回路１２の４Ｑ出力が論理″゛１″″とな
ると、ラッチ回路１２の出力は、デコーダ１５に入力さ
れ、デコーダ１５は、バス権使用許可信号（ＢＥＮ）Ｏ
〜７のいずれかを出力する（４０３）。

また、このバス権使用許可信号が出力されると、バスタ
イミング決定回路１４は、ラッチされたプライオリティ
エンコーダ１１の内容に従って、ＥＸＰ信号を出力する
（４０４）。

また、ラッチ回路１２の出力は、ＡＮＤ回路１３２のゲ
ートを通じてＦＦ２１のデータ端子りに入力される。な
お、ＦＦ２１〜２３で構成されるカウンタは、入力クロ
ック信号に合わせて動作し、ＦＦ２１〜２３の各Ｑ出力
に論理１１１１７が出力される。

その入力クロック信号が２個入力されると、ＦＦ２のＱ
出力が論理ＩＩ　１７７になり、その時、ＥＸＰ信号が
論理パ１°′であれば、ＮＡＮＤ回路１３５の出力は、
論理パ０′″となり、この出力はＡＮＤ回路１３３を通
じてＡＮＤ回路１３２のゲートに与えられ、ＦＦ２１に
入力される。このＦ’Ｆ’２１への入力は、論理１１０
　ｇＨとなり、クロック信号ＣＬＫが入力されるたびに
、ＦＦ２１〜２３の各Ｑ出力は、順次論理ＩＩ　Ｏｐｇ
となる。

また、ＥＸＰ信号が論理＋１１　＋１の場合には、ＦＦ
２３（７ｑＱ出力が論理＋１１　ｐｊになると、ＮＡＮ
Ｄ回路１３４の出力が論理ＩＩ　ＯＢとなり、ＦＦ２１
〜２３の内容は、順次論理＃ｌ　Ｏ１１となる。つまり
、ＦＦ２２、およびＦＦ２３の各Ｑ出力から異なる時間
幅信号が出力され、これらがＮＡＮＤ回路１３４゜１３
５において、ＥＸＰ信号の内容により選択される。こう
して、バス使用時間幅が選択され（４０５）、アクセス
が行われる（４０６）。

なお、ＡＮＤ回路１３２の出力が論理ＩＩ　１　′１の
間は、その出力がＯＲ回路１３１に入力され、その間、
ＯＲ回路１３１を通してのクロック信号によるラッチ回
路１２に対するラッチは阻止される。

また、ＦＦ２１のＱ出力が論理″０″′になると、プラ
イオリティエンコーダ１１がディスイネーブルのまま、
ラッチ回路１２が働いて、デコーダ１５の出力は停止す
る。

第２図は、本発明の第２の実施例におけるバス制御シス
テムの植成図である。

本実施例のバス制御システムにおけるバス制御回路１は
、第１の実施例と同様に、エンコーダ１１、ラッチ回路
１２．バスタイミング制御回路１３、バスタイミング決
定回路１４．およびデコーダ１５からなり、バス制御回
路１は、マイクロプロセッサ２．入出力装置３．および
メモリ４に同一のバスを介して接続される。

バスタイミング決定回路１４は、データラッチ１４２、
およびマルチプレクサ１４１を備え、データラッチ１４
２は、データバスを介してマイクロプロセッサ２．各入
出力装置３．およびメモリ４に接続され、マルチプレク
サ１４１は、ラッチ回路１２のＩＱ〜３Ｑ出力、および
バスタイミング制御回路１３と接続されている。このよ
うな接続により、第１の実施例と同様に、ラッチ回路１
２にラッチされたプライオリティエンコーダ１１の内容
に従って、予め、定められた時間幅のバス使用許可信号
、および、各入出力装置とメモリとがデータ転送を行う
ためのデータストローブ信号の出力期間を決定し、バス
を制御する。

第３図は、本発明の第３の実施例におけるバス制御シス
テムの構成図である。

本実施例におけるバス制御回路１は、第１の実施例と同
様に、プライオリティエンコーダ１１゜ラッチ回路１゛
２．バスタイミング制御回路１３゜バスタイミング決定
回路１４．およびデコーダ１５からなり、同一のバスを
介して、マイクロプロセッサ２．入出力装置３．および
メモリ４に接続される。

バスタイミング決定回路１４は、マルチプレクサ１４１
を億え、そのマルチプレクサ１４１は、アドレスバスを
介して、マイクロプロセッサ２゜各入出力装置３．およ
びメモリ４と接続され、また、ラッチ回路１２のＩＱ〜
３Ｑ出力、およびバスタイミング制御回路１３と接続さ
れている。このような接続により、第１の実施例と同様
に、ラッチ回路１２にラッチされたプライオリティエン
コーダ１２の内容に従って、予め、定められた時間幅の
バス使用許可信号、および各入出力装置とメモリとがデ
ータ転送を行うためのデータストローブ信号の出力期間
を決定し、バスを制御する。

〔発明の効果〕

本発明によれば、ＤＭＡ時、マイクロプロセッサがバス
使用許可を与えた場合のみ、入出力装置はバス使用が可
能であり、しかも、バス使用を許可された入出力装置、
およびアクセスされるメモリの種類に応じて、バス使用
時間、およびデータアクセスタイミングを設定できるた
め、各入出力装置に負担をかけることなく、システム全
体の処理速度を向上させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるバス制御システ
ムの構成図、第２図は本発明の第２の実施例におけるバ
ス制御システムの構成図、第３図は本発明の第３の実施
例におけるバス制御システムの植成図、第４図は本発明
の第１の実施例におけるバス制御システムの動作ブロー
チヤードである。１：バス制御回路、２：マイクロプロセッサ。３：入出力装置、４：メモリ、１１：エンコーダ。１２：ラッチ回路、１３：バスタイミング制御回路、１
４：バスタイミング決定回路、１５：デコーダ、２１〜
２３：フリップフロップ（ＦＦ）。１３１：ＯＲ回路、１３２，１３３：ＡＮＤ回路。１３４．１３５：ＮＡＮＤ回路、１４１：マルチプレク
サ、１４２：データラッチ。

Claims

【特許請求の範囲】

１、マイクロプロセッサ、ダイレクト・メモリ・アクセ
ス機能を持つ複数の入出力装置、および記憶装置が同一
のバスにより接続されるバス制御システムにおいて、上
記マイクロプロセッサが該バスの使用許可を与えた場合
のみ、該バスの使用を要求する装置の種類とアクセスさ
れる装置の種類とに対応するバス使用時間、およびデー
タアクセスタイミングを選択・決定する手段を設け、上
記入出力装置から該バスの使用要求があると、該選択・
決定手段は、該マイクロプロセッサが該バスの使用許可
を与えた場合のみ、該入出力装置に対応したバス使用時
間、および、該入出力装置と上記記憶装置とのデータア
クセスタイミングを選択・決定し、該バスを制御するこ
とを特徴とするバス制御回路。