JPS6348086A - クロツクジツタ補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＴＶ、ＶＴＲ等の時間軸補正回路を有するディ
ジタルビデオ信号処理回路に関する。

〔従来の技術〕

従来、この種のディジタルビデオ信号処理回路において
は、バースト信号に同期したクロックでサンプリングさ
れたデータを水平同期期間単位で時間処理をおこなおう
とした場合には、上記データを一度水平同期信号に同期
したクロックでサンブリングしなおさなければならず、
このときクロックの位相ずれによるジッタを補正するた
めに、ゲート遅延等を利用したアナログ遅延回路によっ
て補正をおこなっていた。

〔発明が解決しようとする問題点〕

上述した従来のゲート遅延等を用いて遅延量を補正する
時間軸補正回路は、遅延のバラツキが多く、不安定であ
り、ＩＣ化する上で極めて不利であるという欠点がある
。

公知のように、標準ＮＴＳＣ信号においては、バースト
クロック（周波数’ｓｃ）と水平同期クロック（周波数
ｆＨ）との間にはインターリーブの関係があって、ｆ　
　＝（４５５／２）・　「■の関Ｃ 係が成立している。このため、時間軸補正回路を用いな
くても何ら問題とはならない。しかし、家庭用ＶＴＲ等
のビデオ出力には、上記の関係が成立しない場合が多い
。このため水平同期単位で倍速変換や文字信号の追加等
の処理をおこなうには、水平同期クロックでサンプリン
グしなおした方が後の処理がしやすくなる場合が多い。

ビデオ信号はバースト信号に同期したクロックでサンプ
リングされているため、水平同期信号にロックしたクロ
ックでデータを取り直す時間軸変換回路においてはジッ
タが最小となるようにしなければならない。

本発明の目的は、水平同期単位で水平同期クロックの位
相をバースト同期クロックに合わせるクロックジッタ補
正回路を提供することである。

〔問題点を解決するための手段〕

本発明のクロックジッタ補正回路は、ビデオ信号より水
平同期信号、または水平回期信号に同期した発振出力を
とり出す同期処理回路と、同期処理回路の出力に位相ロ
ックして、周波数がｎｆＨ（籟：水平同期信号の周波数
）のクロックを発生するＶＣＯと、ＶＣＯの出力を分周
比ｎで分周する第１の分周器と、同期処理回路の出力と
、第１の分周器の出力を入力とし、ＶＣＯに出力する位
相比較回路と、ＶＣＯの出力を入力として、入力の周波
数を１分周して出力するリセットカウンタと、ＶＣＯの
出力を分周比でで分周する第２の分周器と、ビデオ信号
入力より、バースト信号を抜取って、バースト信号のｎ
ｆｎ　／　（ｐ　　ｆｓｃ　）（ｆＳＣ’バースト信号
の周波数）倍の周波数に位相ロックしたクロックを発生
するバースト同期クロック発生回路と、第１の分周器の
出力を第１の入力、第２の分周器の出力を第２の入力、
バースト周期クロック発生器の出力を第３の入力とし、
第１．第２の入力から水平同期期間毎に所定の幅をもつ
１個のパルスを発生し、そのパルスを、第２の入力と第
３の入力との位相差に対応する時間だけ遅延させてリセ
ットカウンタのリセット入力に出力する位相検出回路を
有する。

いま、サンプリングクロッ９周波数を４ｆ、Ｃとすると
、１クロツクの周期は約７０ｎｓとなる。

この７０ｎｓという値はビデオ入力の帯域のサンプリン
グレートとしては十分高い周波数であるが、ジッタとい
う見方をすると十分検知できる値である。通常、ジッタ
の検知限は４ｎｓといわれており、この場合、り０７９
周波数は４　　ｆ、。の１６倍である６４　ｆ、。以上
あれば後はディジタル的処理が可能となる。

したがって、ｎ籟＝６４　　ｆＳｃ、　１＝１６とする
と、サンプリング用の水平同期クロックのジッタは検知
限以下になり、この水平同期クロックをバースト同期ク
ロックでタイミングをとりなおすことにより、バースト
信号に位相ロックされた水平同期クロックを得ることが
でき、ディジタル的にジッタを補正することができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第３図は第１図のクロックジッタ補正回路の一実施例を
用いたディジタルビデオ処理装置のブロック図である。

クロックジッタ補正回路１はビデオ信号を入力し、周波
数４　　ｒ８ｏのバースト同期クロックＳ２と、バース
ト同期クロックＳ２に水平走査期間毎に位相ロックされ
た、周波数９１ＯｆＨの、ジッタのない（ジッタが検出
限以下の）水平同期クロックＳ１を出力する。Ａ／Ｄ変
換回路２０はビデオ信号を入力し、バースト同期クロッ
クＳ２をサンプルクロックとしてＡ／Ｄ変換する。ビデ
オ処理回路２１は、Ａ／Ｄ変挽回路２０が出力するディ
ジタルビデオ信号を、バースト同期信号Ｓ２にタイミン
グを合わせて処理する。時間軸変換回路２２は、りＯツ
クジッタ補正回路１が出力する水平同期クロックＳ１で
、ビデオ処理回路２１から入力されたデータをサンプリ
ングしなおし、そのデータは、時間軸処理回路２３によ
って水平同期単位で時間処理される。Ｄ／Ａ変換回路２
４は時間軸処理回路２３の出力をＤ／Ａ変換してビデオ
出力する。　第１図は第３図クロックジッタ補正回路１
のブロック図、第２図は第１図の回路の動作を示すタイ
ミングチャートである。

同期処理回路２はビデオ信号入力から水平同期信号をと
り出す。位相比較器３．ＶＣＯ４，第１の分周器６は同
期処理回路２の出力を入力とするＰＬＬ回路を構成する
。ＶＣＯ４の発振周波数は６４ｆ、ｃであり、したがっ
て、第１の分周器６の分周比ｎは１４５６０である。リ
セットカウンタ５はＶＣＯ４の出力を入力して、周波数
を１６分周して、９１０ｆ、、の水平同期クロックを出
力する。第２の分周器７はＶＣＯ４の出力を１６分周し
、周波数が９１０ｆｌＩのクロックを出力する。

バースト同期クロック発生回路８は、ビデオ信号入力よ
りバースト信号を抜きとって、バースト信号に位相ロッ
クされた、周波数４ｆ、Ｃ（＝９１０ｆ１１）のバース
ト同期クロックＳ２を出力する。

位相検出回路９は第１．第２のＤ形フリップフロップ（
第１図ではＦＦと記されている）１０゜１２とアンドゲ
ート１１によって構成されている。

第１のＤ形フリップ７０ツブ１０のＤ入力は第１の分局
器１６の出力に接続され、Ｃ９入力は第２の分周器７の
出力に接続されている。アンドゲート１１の２つの入力
はそれぞれ第１の分周器６の出力と第１のＤ形フリップ
フロップ１０の◇出力に接続されている。第２のＤ形フ
リップフロップ１２は、Ｄ入力がアンドゲート１１の出
力に、また、Ｃｐ大入力バースト同期クロック発生回路
８の出力にそれぞれ接続され、Ｑ出力はリセットカウン
タ５のリセット信号人力Ｒに接続されている。

また、バースト同期クロック発生回路８の出力Ｓ２はＡ
／Ｄ変挽回路２０．ビデオ処理回路２１゜時間軸変換回
路２２にクロック入力されている。

次に、本実施例の動作を第３図のタイムチャートにより
説明する。

同期処理回路２によってビデオ信号入力から抜きとられ
たジッタのある水平同期信号は、ＰＬＬ回路の位相比較
回路３に入力される。ＶＣＯ４の発振出力Ｓ３の周期は
約４ｎｓであるからリセットカウンタ５の出力Ｓ１およ
び第２の分周器７の出力Ｓ４は、検出可能なジッタを含
んでいない。アンドゲート１１は、１水平走査期間に、
周波数が９１０　【　のクロックの１クロック周期■８
だけハイレベルになる水平ゲートクロックＳ５を出力す
る。水平ゲートクロックＳ５は、第２のフリップフロッ
プ１２によって、負論理Ｃ９入力に入力されているバー
スト同期クロックＳ２の立下り毎にラッチされ、その結
果、水平ゲートクロックＳ５はバースト同期クロックＳ
２によってタイミングをとりなおされて、リセットパル
スＳ６として出力される。リセットカウンタ５は、時刻
ｔ１にリセットパルスＳ６が入力すると、強制的にリセ
ット動作をおこない、リセットパルスＳ６が入力してい
る期間、すなわちＴＲの期間だけカウント動作を停止し
、リセットパルスＳ６が立下った時刻ｔ２に再びカウン
トを開始する。したがって、リセットカウンタ５の出力
Ｓ１は、リセット解除後は水平同期信号（周波数ｆ１１
）に周波数ロックされ、かつバースト信号に位相ロック
された出力になる。本実施例では水平ゲートクロックＳ
５は、バースト同期クロックＳ２の立下りによってラッ
チされているので、バースト同期クロックと水平同期ク
ロックの位相差に相当する時間Ｔ。に対応して位相検出
回路９の出力は水平ゲートクロックＳ５より（Ｔ／２）
−ＴＱだけ位相が遅延している。

（発明の効果） 以上説明したように本発明は、バースト信号と位相同期
をおこなっていない水平同期信号を有するビデオ信号の
ディジタルビデオ処理をする回路において、の両者のそ
れぞれに同期したクロックより、水平同期単位で位相を
一致させたクロックを作ることにより、アナログの遅延
回路等を用いることなくディジタル的にジッタ補正をす
ることができ、以後の処理を極めて安定的かつ正確にお
こなうことができる効果がある。

【図面の簡単な説明】

第１図は本発明のクロックジッタ補正回路の一実施例の
ブロック図、第２図は第１図の回路の動作を示すタイミ
ングチャート、第３図は第１図のクロックジッタ補正回
路１を用いたディジタルビデオ処理装置のブロック図で
ある。 １・・・クロックジッタ補正回路、 ２・・・同期処理回路、 ３・・・位相比較回路、 ４・・・ＶＣＯ。 ５・・・リセットカウンタ、 ６・・・第１の分周器、 ７・・・第２の分周器、 ８・・・バースト同期クロック発生回路、９・・・位相
検出回路、 １０・・・第１のＤ形フリップフロップ、１１・・・ア
ンドゲート、 １２・・・第２のＤ形フリップ７０ツブ、２０・・・Ａ
／Ｄ変換回路 ２１・・・ビデオ処理回路、 ２２・・・時間軸変換回路、 ２３・・・時間軸処理回路、 ２４・・・Ｄ／Ａ変換回路。

Claims (1)

1. 【特許請求の範囲】 ビデオ信号より水平同期信号、または水平同期信号に同
   期した発振出力をとり出す同期処理回路と、 同期処理回路の出力に位相ロックして、周波数がｎｆ＿
   Ｈ（ｆ＿Ｈ：水平同期信号の周波数）のクロックを発生
   するＶＣＯと、 ＶＣＯの出力を分周比ｎで分周する第１の分周器と、 同期処理回路の出力と第１の分周器の出力を入力とし、
   ＶＣＯに出力する位相比較回路と、ＶＣＯの出力を入力
   として、入力の周波数をｌ分周して出力するリセットカ
   ウンタと、 ＶＣＯの出力を分周比ｌで分周する第２の分周器と、 ビデオ信号よりバースト信号を抜取つて、バースト信号
   のｎｆ＿Ｈ／　（ｌｆ＿Ｓ＿Ｃ）（ｆ＿Ｓ＿Ｃ：バース
   ト信号の周波数）倍の周波数に位相ロックしたクロック
   を発生するバースト同期クロック発生回路と、第１の分
   周器の出力を第１の入力、第２の分周器の出力を第２の
   入力、バースト周期クロック発生器の出力を第３の入力
   とし、第１、第２の入力から水平同期期間毎に所定の幅
   をもつ１個のパルスを発生し、そのパルスを、第２の入
   力と第３の入力との位相差に対応する時間だけ遅延させ
   てリセットカウンタのリセット入力に出力する位相検出
   回路を有するクロックジッタ補正回路。